libero Simulate - ModelSim ME （一）新建工程

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频谱仪 N9020A 操作步骤记录 FPGA-CAN MAC 层 IP 核测试(二) 源码阅读 libero reg 编译时占用 RAM 资源而不是 LUT 资源加扰和解扰 FPGA-CAN MAC 层 IP 核测试(一) 上板实测 Microchip SoftConsole v2022.2-RISC-V-747 polarfire soc 裸机例程中链接文件 mpfs-envm-lma-scratchpad-vma.ld 分析 FlashPro5 导致 window11 蓝屏 libero verilog 模块例化时，信号不存在默认是不连接 A3P250 在线 debug 抓取信号 Identify 在线逻辑分析仪 MPFS250T MSS 引脚上下拉配置如何在 libero 中写一个 axi4 slave 总线的 IP核可以和 CoreAXI4Interconnect 连接（五）官方参考 verilog 按键消抖模块如何在 libero 中写一个 axi4 slave 总线的 IP核可以和 CoreAXI4Interconnect 连接（四） axi-lite 信号抓取 libero Active Probes 如何在 libero 中写一个 axi4 slave 总线的 IP核可以和 CoreAXI4Interconnect 连接（三） C代码测试访问卡死如何在 libero 中写一个 axi4 slave 总线的 IP核可以和 CoreAXI4Interconnect 连接（二） axi-lite 如何在 libero 中写一个 axi4 slave 总线的 IP核可以和 CoreAXI4Interconnect 连接（一）libero 设置把模块信号变总线方式 libero 2025.2 Macro Library User Guide for SmartFusion 2 and IGLOO 2 FPGAs 如何在 libero 中写一个 axi4 slave 总线的 IP核可以和 CoreAXI4Interconnect 连接（零） MSS CFG MPFS250T FLASH 只有 128KB 调整代码优化 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学（七）初始化日志记录 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学（六）开启日志打印 Calibration TIMEOUT (0x247, 0x2) AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学（五） ad9361_check_cal_done 卡死 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学（四） ad9361_init 编译报错和读取 AD9361 ID AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学（三）接口适配到自己的板子 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学（二） AD9361 初始化流程熟悉 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学（一）驱动代码移植 RS422 差分逻辑分析仪抓包 libero Simulate - ModelSim ME 仿真串口数据处理模块 vivado axi PS-PL 封装IP 创造自定义外设 libero Simulate - ModelSim ME （三）实战测试双端口 RAM 读写 libero Simulate - ModelSim ME （二）语法分析 libero smartdebug Libero SoC CMP402 PolarFire SOC MSS 时钟源选择 polarfire Temperature and Voltage Sensor 温度和电压传感器 log2 PolarFire SoC Clock Conditioning Circuitry - CCC (PLL/DLL) 时钟源介绍（二） PolarFire SoC Clock Conditioning Circuitry - CCC (PLL/DLL) 初始化（三） PolarFire SoC Clock Conditioning Circuitry - CCC (PLL/DLL) 简单介绍（一） libero export flashpro express Job Libero MPFS250T PFSoC MSS Configurator 2025.2 DDR3 ECC 配置 Libero MPFS250T 如何使用 FPExpress 2025.2 烧录 MPFS250TS Direct C 编程后，使用 JTAG 读取的 DEVICE_INFO LOG Xilinx SDK 2019.1 使用 JTAG 将 10MB 文件复制到 ZYNQ 的 DDR中大约 20 秒 libero PolarFire soc SPI-DirectC 实战 dp_G5M_check_cycle_count libero PolarFire soc SPI-DirectC 实战 dp_G5M_do_program libero PolarFire soc SPI-DirectC 实战 dp_G5M_erase_action libero PolarFire soc SPI-DirectC 实战 dp_G5M_verify_digest_action

所长 · 2026-04-13 · via 博客园 - 所长

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libero 仿真工具合集

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ModelSim® User's Manual

工具类型 逻辑综合工具（Synthesis）仿真验证工具（Simulation） 做什么事 把 Verilog/VHDL 翻译成 FPGA 门级网表在电脑里模拟电路运行，看波形、查逻辑错 设计阶段 RTL → 门级网表（编译 / 映射 / 优化）功能验证、时序验证（没上板先跑通）输入 RTL 代码 + 约束（SDC） RTL 代码 + Testbench（激励）输出网表、报告、优化结果波形、仿真日志、覆盖率 解决问题 面积 / 速度 / 时序优化、资源占用逻辑错、复位错、时序违例、状态机死循环 和你刚问的 SmartDebug 关系 综合后给后续布局布线用仿真通过后，才上板用 SmartDebug 调试