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xilinx axi qspi V3.2 slave interrupt lwip 快速 高频 短帧发送 测试 If your port already typedef's in_addr_t, define IN_ADDR_T_DEFINED to prevent this code from redefining it. FPGA Verilog 线性反馈移位寄存器(LFSR) Libero FIFO Controller without Memory Software-Defined Radio for Engineers 一 频谱仪 N9020A 操作步骤记录 FPGA-CAN MAC 层 IP 核测试(二) 源码阅读 libero reg 编译时 占用 RAM 资源 而不是 LUT 资源 加扰和解扰 FPGA-CAN MAC 层 IP 核测试(一) 上板实测 Microchip SoftConsole v2022.2-RISC-V-747 polarfire soc 裸机例程中 链接文件 mpfs-envm-lma-scratchpad-vma.ld 分析 FlashPro5 导致 window11 蓝屏 libero verilog 模块例化时,信号不存在 默认是 不连接 A3P250 在线 debug 抓取信号 Identify 在线逻辑分析仪 MPFS250T MSS 引脚 上下拉配置 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (五) 官方参考 verilog 按键消抖模块 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (四) axi-lite 信号抓取 libero Active Probes 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (三) C代码测试 访问卡死 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (二) axi-lite 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接(一)libero 设置把模块信号变总线方式 libero 2025.2 Macro Library User Guide for SmartFusion 2 and IGLOO 2 FPGAs 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (零) MSS CFG MPFS250T FLASH 只有 128KB 调整代码优化 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(七) 初始化日志记录 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(五) ad9361_check_cal_done 卡死 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(四) ad9361_init 编译报错 和 读取 AD9361 ID
AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(六)...
所长 · 2026-05-05 · via 博客园 - 所长

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AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(二) AD9361 初始化流程 熟悉 - 所长 - 博客园

AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(三) 接口适配到自己的板子 - 所长 - 博客园

AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(四) ad9361_init 编译报错 和 读取 AD9361 ID - 所长 - 博客园

AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(五) ad9361_check_cal_done 卡死 - 所长 - 博客园

AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(六) 开启 日志打印 Calibration TIMEOUT (0x247, 0x2) - 所长 - 博客园

AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(七) 初始化日志记录 - 所长 - 博客园

#define HAVE_VERBOSE_MESSAGES /* Recommended during development prints errors and warnings */
#define HAVE_DEBUG_MESSAGES /* For Debug purposes only */

image

修改打印接口

image

日志:

ad9361_reset: by GPIO
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_setup
ad9361_auxdac_setup
ad9361_auxdac_set DAC1 = 0 mV
ad9361_auxdac_set DAC2 = 0 mV
ad9361_gpo_setup
ad9361_set_dcxo_tune : coarse 8 fine 5920
ad9361_set_trx_clock_chain
ad9361_set_trx_clock_chain: 983040000 245760000 122880000 61440000 30720000 30720000
ad9361_set_trx_clock_chain: 983040000 122880000 122880000 61440000 30720000 30720000
ad9361_bbpll_set_rate: Rate 983040000 Hz Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_clk_factor_set_rate: Rate 245760000 Hz Parent Rate 983040000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_clk_factor_set_rate: Rate 122880000 Hz Parent Rate 245760000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_clk_factor_set_rate: Rate 122880000 Hz Parent Rate 122880000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_clk_factor_set_rate: Rate 30720000 Hz Parent Rate 30720000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_clk_factor_set_rate: Rate 30720000 Hz Parent Rate 30720000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rssi_setup
ad9361_auxadc_setup
ad9361_rf_port_setup : INPUT_SELECT 0x3
ad9361_pp_port_setup
ad9361_auxadc_setup
ad9361_ctrl_outs_setup
ad9361_set_ref_clk_cycles : ref_clk_hz 40000000
ad9361_clk_factor_set_rate: Rate 80000000 Hz Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 40000000 Hz
ad9361_clk_factor_set_rate: Rate 80000000 Hz Parent Rate 40000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_txrx_synth_cp_calib : ref_clk_hz 80000000 : is_tx 0
ad9361_txrx_synth_cp_calib : ref_clk_hz 80000000 : is_tx 1
ad9361_rfpll_int_round_rate: Rate 1200000000 Hz
ad9361_rfpll_int_set_rate: RX Rate 1200000000 Hz Parent Rate 80000000 Hz
ad9361_fastlock_prepare: RX Profile 0: Un-Prepare
ad9361_rfpll_vco_init : vco_freq 9600000000 : ref_clk 80000000 : range 2
ad9361_rfpll_vco_init : freq 9445 MHz : index 12

[10:38:06.078]收←◆Calibration TIMEOUT (0x247, 0x2)
ad9361_load_gt: frequency 2400000000
ad9361_load_gt: frequency 2400000000 (band 1)
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_rfpll_int_recalc_rate: Parent Rate 80000000 Hz
ad9361_rfpll_int_round_rate: Rate 1200000000 Hz
ad9361_rfpll_int_set_rate: TX Rate 1200000000 Hz Parent Rate 80000000 Hz
ad9361_fastlock_prepare: TX Profile 0: Un-Prepare
ad9361_rfpll_vco_init : vco_freq 9600000000 : ref_clk 80000000 : range 2
ad9361_rfpll_vco_init : freq 9445 MHz : index 12

[10:38:26.162]收←◆Calibration TIMEOUT (0x287, 0x2)

解决办法:

AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(四) ad9361_check_cal_done 卡死 - 所长 - 博客园