你在 Libero SoC 中遇到的 CMP402 错误，是因为 PLL 的参考时钟引脚（CLKA）被配置为 Hardwired I/O（硬连线 IO） 模式。此模式下，FPGA 要求外部输入时钟信号只能连接到 PLL 的参考时钟端，不允许扇出（Fanout）到其他任何模块。但你的设计中，这路时钟除了给 PLL，还连接到了其他逻辑（如寄存器、其他模块），导致扇出数大于 1，违反了硬件约束。