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xilinx axi qspi V3.2 slave interrupt lwip 快速 高频 短帧发送 测试 If your port already typedef's in_addr_t, define IN_ADDR_T_DEFINED to prevent this code from redefining it. FPGA Verilog 线性反馈移位寄存器(LFSR) Libero FIFO Controller without Memory Software-Defined Radio for Engineers 一 频谱仪 N9020A 操作步骤记录 FPGA-CAN MAC 层 IP 核测试(二) 源码阅读 libero reg 编译时 占用 RAM 资源 而不是 LUT 资源 加扰和解扰 FPGA-CAN MAC 层 IP 核测试(一) 上板实测 Microchip SoftConsole v2022.2-RISC-V-747 polarfire soc 裸机例程中 链接文件 mpfs-envm-lma-scratchpad-vma.ld 分析 FlashPro5 导致 window11 蓝屏 libero verilog 模块例化时,信号不存在 默认是 不连接 A3P250 在线 debug 抓取信号 Identify 在线逻辑分析仪 MPFS250T MSS 引脚 上下拉配置 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (五) 官方参考 verilog 按键消抖模块 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (四) axi-lite 信号抓取 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (三) C代码测试 访问卡死 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (二) axi-lite 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接(一)libero 设置把模块信号变总线方式 libero 2025.2 Macro Library User Guide for SmartFusion 2 and IGLOO 2 FPGAs 如何在 libero 中 写一个 axi4 slave 总线的 IP核 可以 和 CoreAXI4Interconnect 连接 (零) MSS CFG MPFS250T FLASH 只有 128KB 调整代码优化 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(七) 初始化日志记录 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(六) 开启 日志打印 Calibration TIMEOUT (0x247, 0x2) AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(五) ad9361_check_cal_done 卡死 AD9361 SPI no-os 文件移植 SoftConsole MPFS250T 初学(四) ad9361_init 编译报错 和 读取 AD9361 ID
libero Active Probes
所长 · 2026-05-09 · via 博客园 - 所长

1. Active Probes 是什么?

它是 PolarFire FPGA 自带的无侵入式调试工具,和 Live Probes 同属 SmartDebug 功能,核心区别是:

  • Live Probes:只能读信号,且最多同时看 2 路,信号需路由到外部通道 / 示波器
  • Active Probes:可以同时读写内部触发器,一次最多读 18 个相邻的 DFF,无需路由到外部

2. 核心原理与特点

  • 复用 JTAG 编程通路:和烧录 FPGA 配置用的是同一套底层电路,不用改代码、不占用额外资源。
  • 异步读写:和用户设计的时钟完全无关,即使时钟在跑,也能异步读取触发器的值(时序调试除外)。
  • 批量读取限制:一次最多读取 18 个物理上相邻的触发器(DFF),非相邻信号需要分多次读取。
  • 支持写操作:不仅能读,还能直接修改内部触发器的值,相当于在运行时 “注入” 信号,快速验证逻辑分支。

3. 时序调试的特殊要求

如果要调试时序相关问题(比如建立 / 保持时间违例),建议:

  1. 使用 FHB(Fabric Hold Builder) 功能停止设计时钟。
  2. 时钟停止后,所有触发器状态固定,此时读取的结果才是稳定、可靠的,避免异步采样带来的不确定性。

4. 操作方式

  • 两种视图选探针:层次视图(按模块层级找信号)、网表视图(按信号名 / 物理位置找)。
  • 筛选与添加:支持过滤信号名,选中后添加到调试列表,即可实时读写。

Libero在线Debug/抓取信号流程_libero怎么抓信号-CSDN博客

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