改编自关于接地：数字地、模拟地、信号地、交流地、直流地、屏蔽地、浮地，特别经典哦 - 讨论 - 中文资源库 - EngineerZone
在很多电子系统设计中，“地”看似只是一个统一的参考点，但实际上，接地设计往往决定了系统的安全性、抗干扰能力、信号完整性，甚至会直接影响时钟相位噪声、DAC 输出性能和整机稳定性。
尤其是在混合信号系统中，工程师经常会遇到这样的问题：
- 数字地、模拟地、信号地到底有什么区别？
- 为什么有的系统要分地，有的系统反而不建议切地？
- 对相位噪声敏感的时钟电路，能不能和 DAC 共用 AGND？
这些问题表面上是“地该怎么接”，本质上却是回流路径、阻抗控制、噪声耦合和电磁兼容的问题。
本文尝试用 Why–How–What 的结构，把接地的底层逻辑与一个非常典型的工程问题——低相噪时钟与 DAC 的 AGND 处理——串起来讲清楚。
Why：为什么接地设计如此重要？
1. 接地不只是安全问题，更是性能问题
接地技术最早被广泛引入，是为了实现两类目标：
例如，当设备绝缘失效，带电导体与金属外壳接触时，故障电流需要通过保护地（PE）快速泄放，避免外壳带电造成触电风险。
但在现代电子系统中，接地的意义早已不止于“安全”：
- 它是信号参考基准；
- 它是电流回流路径；
- 它影响噪声耦合与地弹；
- 它决定EMC 表现；
- 它影响高速信号完整性；
- 它甚至会影响时钟抖动和相位噪声。
所以，“地”并不是一根随便连接的线，而是整个系统能否稳定工作的基础结构之一。
2. 所有“地”并不相同
在工程实践中，我们经常看到很多不同名字的“地”：
- DGND：数字地
- AGND：模拟地
- SGND：信号地
- PGND：电源地
- PE：保护地
- FG：机壳地
- LGND：防雷地
这些名字不是为了增加复杂度，而是为了提醒设计者：
不同类型的电流，不应在同一条回流路径上无控制地混流。
例如：
- 数字地上可能存在高速开关电流；
- 模拟地要求低噪声、低扰动；
- 屏蔽地主要承担泄放外部耦合干扰的任务；
- 交流电源地本身可能就是噪声源。
如果不分功能，简单把所有“地”混在一起，就容易把一个区域的噪声带到另一个敏感区域。
3. 真正影响系统的不是“地名”，而是回流路径
很多初学者会把接地理解为“有没有连在一起”，但在高速和高精度设计里，更重要的问题其实是：
- 回流从哪里走？
- 路径是否最短？
- 阻抗是否连续？
- 是否穿过敏感区域？
- 是否和其它大电流回路共享返回路径？
对低频系统而言，环路干扰通常是主要问题，因此常采用一点接地来避免地回路干扰。
对高频系统而言，地线电感和回流路径连续性更关键，因此常采用多点接地或完整地平面。
所以在现代 PCB 设计中，讨论接地，实际上就是在讨论：
如何为不同类型的电流提供低阻抗、可控、互不干扰的回流路径。
4. 为什么相位噪声时钟对接地特别敏感？
如果系统中存在以下器件：
- XO / TCXO / VCXO / OCXO
- PLL
- 时钟清洁器（Clock Cleaner）
- 抖动衰减器
- 时钟缓冲器
- 高速 ADC / DAC 的采样时钟链路
那么它们往往都对电源和地噪声非常敏感。
原因是：
时钟的边沿时刻、相位稳定性和频谱纯净度，都会受到以下因素影响：
- 地弹噪声（Ground Bounce）
- 电源纹波
- 数字开关回流注入
- 共阻抗耦合
- 参考平面不连续
- 邻近高速信号串扰
因此，当我们问“相位噪声敏感的时钟能不能和 DAC 共用 AGND”时，真正要问的其实不是“名字能不能一样”，而是：
DAC 及其数字接口产生的噪声，是否会通过地和电源回路污染时钟参考环境。
How：应该如何理解并设计接地？
1. 先理解几个核心概念
接地的通用定义
可以将接地理解为：
为电流返回其源点提供低阻抗通路。
这里的关键词不是“接到大地”，而是：
常见接地方式
工程中常见接地方式包括：
一般经验上：
- 低频电路（<1 MHz）：宜采用单点接地；
- 高频电路（>10 MHz）：宜采用多点接地或完整地平面；
- 1–10 MHz：需要结合实际结构综合判断。
2. 接地设计的关键原则
原则一：不要把所有“地”简单混在一起
地要按功能分类管理，但分类管理不等于机械切裂地平面。
合理做法是根据功能进行：
原则二：交流地、功率地与敏感信号地要谨慎处理
交流电源地、开关电源回流、大电流功率地通常噪声较强，不应直接与低电平模拟地、时钟参考地随意共用路径。
原则三：屏蔽地要按用途设计
- 电场屏蔽：通常接大地；
- 高频电磁场屏蔽：重点关注低阻抗泄放；
- 磁场屏蔽：更多依赖高导磁材料和结构设计。
原则四：模拟地与数字地的重点不是“分不分”，而是“噪声是否受控”
在现代高速板卡中，很多时候并不建议把 AGND 和 DGND 生硬切成两块，因为这样可能让高速信号跨分割，导致回流绕行，反而增加 EMI 和串扰。
更推荐的方式通常是：
- 使用连续地平面
- 进行功能分区
- 约束数字回流不要穿越模拟区域
原则五：高速信号必须有连续参考平面
高速信号的特性阻抗和回流路径都依赖参考平面。如果地平面被切裂、跨分割或中断，不仅会影响信号完整性，也会使噪声和辐射问题加重。
3. PCB 上如何落实这些原则？
单板信号接地
对于一般器件和普通信号：
- 尽量就近接地；
- 优先使用完整地平面；
- 保持走线连续；
- 减少不必要的过孔；
- 让信号层靠近参考平面。
接口器件接地
对串口、RJ45、外部连接器等接口：
- 可单独规划接口地区域；
- 与主信号地受控连接；
- 必要时用 0Ω 电阻或小阻值器件连接；
- 加强接口地与接口电源滤波。
屏蔽层接地
带屏蔽层的电缆，通常应优先接到接口地而不是直接接到内部信号地，以减少内部噪声通过屏蔽层向外形成共模辐射。
4. 相位噪声敏感时钟与 DAC 的 AGND 应该怎么处理？
这类问题非常典型，也最能体现“接地设计看回流，不看名字”的原则。
结论先说
可以共用同一套地参考系统，但不能把它们当作“天然安静、可以随便混用”的 AGND。
换句话说：
推荐做法：单一连续地平面 + 功能分区
对于大多数高速/高精度混合信号板，更推荐采用：
- 一整块连续的 GND 平面；
- 时钟区、DAC 模拟区、DAC 数字区、FPGA/处理器区、电源区分别布局；
- 不硬切 AGND / DGND；
- 靠布局和走线控制回流路径。
为什么不建议简单切地？
因为对相位噪声敏感的时钟来说，最怕的不是“共地”本身，而是：
- 回流被迫绕远；
- 参考平面中断；
- 地阻抗突变；
- 高速线跨分割；
- 噪声通过共阻抗耦合进入敏感区域。
硬切 AGND/DGND 很容易让“看起来分开了”，但实际上回流更差、相噪更坏。
时钟区应如何处理？
对低相噪时钟链路，应将以下器件视为“受保护区”：
- 晶振 / VCXO / OCXO
- PLL
- 环路滤波器
- 时钟缓冲与分配器
- 采样时钟输出链路
设计上应做到：
- 周边不让高速数字线穿越；
- 下方保持连续参考地；
- 电源单独净化；
- 去耦网络紧凑；
- 避免与 DAC 数字接口区混杂摆放。
DAC 区应如何处理？
DAC 往往同时具有：
- 数字输入逻辑
- 内部开关网络
- 模拟参考电路
- 模拟输出级
因此 DAC 即使带有 AGND 引脚，也不意味着整颗器件是“绝对安静”的。
设计时应尽量做到：
- DAC 数字接口侧靠近数字处理器一侧；
- DAC 模拟输出侧靠近模拟滤波和输出网络；
- 数字回流在数字侧闭合；
- 模拟输出和参考回流在模拟侧闭合；
- 不要让 DAC 数字回流穿过时钟区域。
最实用的一句话
如果你问：
-
能不能接到同一个 AGND 网络？
能。
-
能不能因此不做隔离与分区？
不能。
What：实际工程中到底该怎么判断和落地？
1. 先判断你的系统属于哪一类
情况一：低速高精度 DAC
例如用于基准、偏置、控制电压输出的 DAC。
这种情况下：
- 与时钟共用整体地通常没问题；
- 重点是保持 DAC 参考和输出回路干净；
- 让 SPI/I2C 等数字配置线远离时钟敏感区。
情况二：高速采样 DAC
例如中高速波形 DAC、射频 DAC。
这种情况下：
- 时钟与 DAC 可以共用连续地平面；
- 但必须对时钟区、DAC 模拟区、DAC 数字区严格分区；
- 时钟树建议单独低噪声供电；
- 时钟线下方必须有连续参考平面；
- 高速数字接口不要长距离伴行时钟线。
情况三：板上还有强噪声器件
如果板上同时存在：
- FPGA 大电流内核
- DDR
- SERDES
- DC/DC 开关电源
- 大功率驱动器
那么这些部分对时钟和 DAC 的影响往往更大。此时需要优先隔离这些强噪声源，而不是仅纠结 AGND 是否共用。
2. 一个更接近实际的设计策略
对于“低相噪时钟 + DAC + FPGA/数字接口”的典型系统，可以采用如下思路：
地平面策略
- 整板使用连续、完整的地平面；
- 不随意切割 AGND / DGND；
- 通过布局形成“软分区”。
布局策略
- 时钟源与 PLL 放在板上最安静区域；
- DAC 紧邻其模拟输出网络；
- DAC 数字输入朝向 FPGA 或处理器；
- 开关电源远离时钟区和模拟输出区；
- 环路滤波器远离高速数字线。
回流策略
- 保证所有高速线下方有连续参考地；
- 数字回流不穿过时钟区；
- 模拟输出回流不与大电流开关回流共享路径；
- 外部接口回流尽量就地闭合。
电源策略
- 时钟源、PLL、时钟缓冲器尽量使用低噪声 LDO；
- DAC 模拟电源、参考电源与数字电源分域处理；
- 必要时采用磁珠、RC、LC 等方式做局部滤波；
- 重视去耦布局，优先缩小高频电流环路。
3. 常见误区
误区一：只要叫 AGND，就一定安静
错。
地是否“安静”取决于流过它的电流及路径，而不是网络名称。
误区二：模拟地和数字地必须完全割裂
不完全正确。
在很多高速设计中，硬切地反而会让回流路径变差。
误区三：相位噪声问题都是地的问题
也不完全对。
很多相噪问题的根源其实来自：
- 时钟电源噪声
- PLL 环路设计不佳
- 去耦不足
- 开关电源纹波
- 相邻数字线串扰
误区四：DAC 有 AGND 引脚，所以它不会污染时钟
错。
DAC 内部同样可能存在明显的数字开关噪声和电流突变，尤其是高速 DAC。
4. 常见符号顺带说明
在阅读原理图或芯片手册时，还会经常看到以下符号：
- GND：通用地
- AGND：模拟地
- DGND：数字地
- PGND：电源地
- PE：保护地
- FG：机壳地
- VCC / VDD：电源正端
- VSS / VEE：地或负电源端
- VPP：编程或特殊工作电压
这些名称更多是为了帮助理解功能归属，真正的设计重点仍然在于：
- 电流从哪里来；
- 回流到哪里去；
- 是否会穿过不该穿过的区域。
结语
接地设计从来不是“把所有 GND 连在一起”这么简单，也不是“把 AGND 和 DGND 一刀切开”这么机械。
从本质上看，接地设计解决的是三个问题：
- 给电流提供低阻抗回流路径；
- 避免不同类型电流之间相互干扰；
- 为敏感电路建立稳定、干净的参考环境。
因此，对于“对相位噪声有需求的时钟信号和 DAC 可以共用 AGND 吗”这个问题，最准确的回答是：
可以共用同一地参考系统，但必须通过连续地平面、合理分区、回流控制和电源净化，避免 DAC 及其数字噪声污染时钟参考环境。
在现代高速混合信号系统中，真正有效的做法往往不是“生硬分地”，而是：
完整地平面 + 功能分区 + 回流约束 + 电源隔离。
这比单纯讨论“AGND 要不要共用”更接近工程本质，也更能做出稳定、低噪声、可量产的设计。
