Привет, Хабр! Меня зовут Алексей, я старший инженер в отделе моделирования физических процессов в YADRO. Вот уже четвертый год я помогаю печатным узлам стать лучше, технологичнее и стабильнее — об этом расскажу дальше. Но основной темой статьи будет анализ целостности сигналов (Signal Integrity, SI) и питания (Power Integrity, PI) в разработке современных электронных устройств. Этот этап часто недооценивают на практике, а в результате компания может столкнуться с лишними финансовыми затратами на доработку КД и повторное производство доработанных модулей и с переносом срока выпуска итогового продукта.
Давайте разбираться, как работает анализ, зачем нужны SI/PI-инженеры и какую роль они играют в процессе разработки. Статья будет интересна инженерам-схемотехникам, топологам и руководителям проектов по разработке печатных плат: сможете оценить, насколько моделирование важно для вашего проекта.
Когда и зачем нужны SI/PI-инженеры
Казалось бы, зачем вообще ломать голову и искать потенциальные проблемы в передаче примитивных цифровых сигналов? С аналоговыми СВЧ-линиями все понятно: сформировали микрополосковые линии, провели их с контролем импеданса и согласовали с источником и нагрузкой. А что может пойти не так с обычными прямоугольными импульсами?
С цифровыми сигналами дела обстоят так же, как и с аналоговыми. Проще всего это пояснить на примере обычной двоичной последовательности. Спектр такой последовательности напрямую зависит от временных параметров сигнала и описывается функцией вида:
где
— амплитуда импульса,
и 
— его длительность и период следования соответственно.
где 
— целое число.
Схематичное изображение периодического цифрового сигнала и набора гармоник, которые его описывают, выглядит примерно так:
Из того, что я сказал выше, можно выделить два важных факта:
Первая гармоника прямоугольного сигнала определяется периодом следования импульсов, а период следования импульсов — скоростью сигнала. Высокоскоростные цифровые сигналы по своей природе ничем не отличаются от аналоговых СВЧ-сигналов. При проектировании линий передачи для них следует руководствоваться аналогичными правилами — согласование с источником и нагрузкой, контроль импеданса и так далее.
Чтобы точно описать фронт сигнала, понадобится много гармоник. Линия передачи высокоскоростного цифрового сигнала должна быть прозрачна для как можно большего их количества. Иначе сигнал исказится до такой степени, что приемник не сможет его корректно воспринять на целевой скорости передачи.
В современных устройствах число высокоскоростных интерфейсов — как последовательных, так и параллельных — может измеряться десятками. Чтобы обеспечить условия для их надежной работы, сил одних только инженеров-топологов уже недостаточно. И тут к процессу проектирования подключаются инженеры по анализу целостности сигналов: они проводят работы по моделированию и находят оптимальные варианты построения топологии цифровых интерфейсов, критичных для работы устройства.
Стоит вспомнить о еще одной важной составляющей любого современного устройства — системе питания. Тут потенциальных критичных ошибок в проектировании может быть не меньше, ведь потребление микросхем в сложных проектах измеряется десятками ватт (что легко может привести к перегревам медных проводников), а их требования к «чистоте» и уровню напряжения только растут. На помощь инженерам-топологам в этом вопросе снова приходят инженеры по анализу — в нашем случае по анализу целостности питания. Обычно они анализируют и целостность сигналов.
Казалось бы, можно свалить всю ответственность на одного лишь инженера-тополога, но результат такого подхода уже давно известен:
А вот связка из инженеров-топологов и SI/PI-инженеров в проектировании современных электронных устройств позволяет приблизиться к формуле «Быстро, качественно, доступно».
Сейчас в нашей команде есть открытые вакансии. Присоединяйся!
Как проводится анализ целостности сигналов (SI)
В идеальных условиях при грамотном подходе к ведению проекта инженер по моделированию должен подключаться еще на начальном этапе проектирования топологии — то есть на этапе расстановки компонентов. Тогда он сможет помочь:
определить бюджет потерь для критических интерфейсов;
подобрать топологические параметры для оптимального уровня согласования линий передач с источниками и приемниками сигнала.
Предтопологический этап
На предтопологическом (pre-layout) этапе SI-анализа исследуется полная структура интерфейса: приемные и передающие буферы, пригодность выбранных слоёв для трассировки линий, ключевые компоненты, влияющие на прохождение сигналов, а также предполагаемая топология ключевых участков платы. Последняя включает переходные отверстия и топологии приемной и передающей части интерфейсов. Разница только в том, что модель топологии здесь берется в качестве набора отдельных структур — например, с падами компонентов, via-переходами и так далее. По итогу инженеру-топологу выдаются требования и рекомендации для формирования правил проектирования: размеры вырезов под падами компонентов, размеры антипадов via, необходимость бэкдрилла, расстояние между линиями разных сигналов — например, в шинах DDR, и так далее.
Многие из этих параметров оценивать очень удобно. Например, в пакете Advanced Circuit Design параметрический анализ можно проводить относительно быстро: оценить изменение импеданса в областях, где нужно применение неков, количественно оценить влияние изменения параметров стека на линии и не только. Более точный инструмент — это полноволновые 3D-решатели, яркий представитель семейства — Ansys HFSS. Тут есть отдельный модуль HFSS 3D Layout, адаптированный для моделирования процессов в печатных платах. В нем удобно рассчитывать необходимые геометрические (и электрические) параметры топологии печатной платы.
В качестве примера приведу реальную ситуацию из своего опыта: это был проект разработки цифровой платы радиомодуля диапазона B3. Дано: есть набор пассивных компонентов для коммутации 25GE-сигнала от одного приемника к другому — коммутация на собранной плате осуществляется с помощью паяльника, но не суть. Такой высокоскоростной сигнал в принципе требует трепетного к себе отношения, поэтому крайне важно снизить все негативные эффекты. Для этого строится отдельно модель нужного участка (или импортируется из топологии), где задаются размеры вырезов под падами компонентов и диаметр антипадов сигнальных via. Дальше по ним производится параметрический расчет S-параметров структуры:
Итог расчета такой модели — семейство кривых. По нему мы можем судить об оптимальной комбинации параметров, которые дадут минимальные потери на отражение в такой структуре:
Дальше такая комбинация параметров выдается инженеру-топологу, который применяет их в своем проекте.
Часто строится и анализируется полная модель канала, которая включает в себя схемотехническую модель линии передачи и все модели участвующих компонентов. В таких случаях часто нужно вносить изменения и в схемотехнику проекта.
Итак, SI/PI-инженер просчитывает необходимое количество сложных участков (в среднем их до десяти) и выдает необходимые рекомендации для инженера-тополога. В идеальной картине мира дальше он возвращается в проект уже к моменту хотя бы частичной готовности топологии, когда полностью сформирован рисунок критичных интерфейсов (или сложных участков интерфейсов) и их питания. Но в реальности часто происходит так называемый mid-layout, когда тополог со схемотехником и SI-инженером договариваются о конкретном воплощении правил трассировки, выработанных в pre-layout. Например, тополог может обнаружить, что нужно «шарить» опорные via между дифференциальными парами, так как иначе не будет места. SI-инженер проверяет ограничения, предлагаемые топологом, и вносит встречные предложения, если что-то не так.
Во время подготовки топологии подбираются — а при необходимости запрашиваются у вендоров — модели для учета влияния всех компонентов интерфейсов: Touchstone/SPICE-модели пассивных компонентов, IBIS/IBIS AMI модели буферов и так далее. Затем начинается следующий этап.
Посттопологический этап
На посттопологическом (post-layout) этапе проводится полный анализ сформированной топологии интерфейсов. Он включает в себя расчет S-параметров линий передачи и построение полной модели канала передачи данных — в нее входят модели пассивных компонентов (резисторы, конденсаторы, фильтры, коннекторы и так далее) и модели приемо-передающих буферов микросхем. При этом на каждом шаге топология может быть отправлена на доработку, ведь по результатам расчета S-параметров уже есть риск не пройти требования по маске интерфейса, если она есть.
Пример посттопологического этапа хочется привести из того же проекта, что и предыдущий. Когда инженер-тополог сформировал полную топологию линий интерфейса, инженер по анализу рассчитал их S-параметры:
Как видно из графика, отражение в линиях немного нарушает маску интерфейса, поэтому SI/PI-инженер предложил внести изменения в топологию коммутирующих пассивных компонентов.
Сначала вариант был такой:
SI/PI-инженер предложил удалить два лишних перехода на другой слой и одну пару перемычек:
Результат — заметно уменьшилось отражение в линии передачи (зеленая кривая), и это позволило удовлетворить требования маски интерфейса:
Следующий шаг — построить полную модель канала передачи данных. Кроме модели топологии (S-параметры линий), он содержит модели трансиверов микросхем:
На основе этой модели рассчитали глазковую диаграмму интерфейса на скорости 25,78 Гбит/с:
По диаграмме видно, что «глазок» широко раскрыт даже со стандартными настройками эквалайзеров. Это позволяет нам предположить, что в физическом прототипе изделия интерфейс будет работать уверенно.
Маска на диаграмме взята из спецификации SFF-8418 (интерфейс SFP+, в котором скорость данных ограничена 10,3 Гбит/с), поскольку для интерфейса 100GBASE-KR4 она не определена. Если будут подозрения о работоспособности на заданной скорости, SI/PI-инженер может провести ручную настройку эквалайзеров и выдать рекомендации инженерам-программистам, чтобы они внесли изменения в рабочую «прошивку» трансиверов.
Как проводится анализ целостности питания (PI)
SI/PI-инженер чаще всего подключается, когда топология полигонов питания готова. Так он может проверить:
есть ли проблемы с импедансом полигона питания;
есть ли участки с недопустимо высокой плотностью тока и падением напряжения;
не влияют ли отдельные элементы друг на друга негативно, и так далее.
Чаще всего PI-анализ проводится в два подхода: анализ по постоянному току (основа — всем знакомый и всеми любимый закон Ома) и частотный анализ.
SI/PI-инженеру при проведении моделирования по постоянному току требуется задать:
Источники и потребители энергии тока.
Все значения сопротивлений пассивных компонентов, в том числе паразитные. Условный транзистор в данном случае также будет пассивным компонентом, поскольку учитывается лишь его сопротивление канала в открытом состоянии.
Давайте посмотрим, как может выглядит такой расчет на практике.
Пример расчета
Дано: шина питания процессора номиналом 0,8 В, внешние индуктивные фильтры, шунты для измерения тока (их сопротивление — доли мОм) и ключ для внешнего аварийного отключения питания шины с сопротивлением 14 мОм.
Схема, казалось бы, классическая, и ничто не предвещает беды. Но ток в шине закладывался до 50 А, что выдает вот такую картину по падению напряжения:
Процессор в такой топологии получит только несколько десятков милливольт от выдаваемых источником 0,8 В из-за падения на этом ключе и перестанет работать. Опустим здесь даже неизбежное отнюдь не эмоциональное выгорание самого транзистора от рассеиваемой мощности и скажем, что лучше бы здесь поискать другие варианты архитектуры шины в целом и схемотехники в частности.
В итоге здесь изменили принцип отключения питания на уровне источника и удалили лишний компонент на плате. С учетом компенсации падения напряжения с петлей обратной связи это выглядит уже вполне себе благоприятно:
Вы можете отметить, что такие проблемы нужно решать еще на этапе построения архитектуры проекта. Вот только все мы люди, и никто не застрахован от подобных моментов, особенно с нынешними сроками разработки. Важно здесь то, что есть инженеры помимо архитекторов, которые всегда готовы прийти на помощь.
На этом же этапе инженеры находят и решают проблемы с плотностью тока в полигонах. Я в своей практике ориентируюсь на предельное значение плотности тока в 100 А/мм2 — нижняя граница, указанная в ГОСТ Р 71265—2024 на SI/PI моделирование печатных плат (да, оказывается, успели разработать и такой стандарт). Но строго говоря, это значение должно быть индивидуальным для каждого полигона питания вообще. Главное следствие высокой плотности тока — это локальный перегрев таких участков из-за Джоулева тепла и тепла от других источников, который приводит к механическим деформациям медных проводников и изменению структуры диэлектриков. Так что этот этап PI-анализа должен проводиться в кооперации с инженерами, занимающимися тепловым моделированием. Тогда вы сможете более точно определить, стоит ли дорабатывать топологию или можно сэкономить.
Пример здесь будет довольно простым, но в общем случае это тоже задача не из тривиальных. Во время моделирования мы нашли участки с повышенной плотностью тока, которые перестали быть таковыми после банального расширения полигона. Белый цвет показывает участки, где плотность тока превышает значение в 100 А/мм2:
Дальше в частотном анализе оценивается импеданс полигонов питания. Он напрямую влияет на вероятность возникновения и величину шумов в самой шине питания, а еще — на работу сигнальных буферов микросхем, питающихся от этих шин. Здесь же можно оценить работу фильтрующих конденсаторов: установлены ли они в подходящем месте, влияют ли на импеданс, удачно ли выбран номинал емкости и не только. Чаще всего инженеры-схемотехники берут схемотехнику шины из даташита на микросхемы-потребители, но приведенные там наборы часто оказываются избыточными. Так что это тот случай, когда можно сэкономить на количестве, не потеряв в качестве.
Для анализа понадобятся актуальные модели — в качестве S-параметров или SPICE — фильтрующих компонентов (конденсаторы, индуктивности, ферритовые кольца и т. д.), чтобы результат был корректным.
Пример здесь будет без изюминки. Нам не удалось найти изъяны в изначальной топологии шин питания, если говорить об импедансе:
Зато из этой же топологии можно привести интересный пример, как мы анализировали влияние полигонов друг на друга. Из-за сложности платы и поджимающих сроков разработки пришлось идти на компромиссы.
На рисунке синий и желтый (все цепи окрашены в свой цвет) полигоны зажаты в «бутерброд» из красных полигонов, а зеленый имеет продолжительную границу с красным в пределах одного слоя. Слоев земли между ними нет, и это чревато высокой емкостной связью между цепями.
Очевидный выход — добавить слои земли, увеличив общее количество слоев, но в силу специфики проекта это грозило серьезным сдвигом сроков разработки. Поэтому во время моделирования мы проверили анализ взаимовлияния этих полигонов друг на друга:
Как видно из графика, связь оказалась не такой уж и сильной — а значит, можно было не тратить время и силы на доработку топологии. Команда проекта смогла сохранить нервы и лицо перед заказчиком.
Иногда ошибки, допущенные во время разработки КД, можно обнаружить только на этапе тестирования готовых инженерных образцов, а это влечет за собой или снижение функциональности изделия, или доработку КД с последующим повторным производством изделий. Результат — финансовые, временные и репутационные издержки. Анализ критичных элементов изделия — как раз тот инструмент, который поможет снизить риски. Конечно, если провести его своевременно.
Сегодня у меня не было цели рассказать обо всех задачах, с которыми регулярно сталкиваются инженеры по моделированию целостности сигналов и питания, но, надеюсь, мне удалось пролить немного света на эту область. Другое узкоспециализированное ПО, необходимость более фундаментального погружения в процессы, происходящие внутри электронных узлов, анализ множества внешних факторов — нужно ли грузить этим и без того перегруженных инженеров-топологов и инженеров-схемотехников? Пишите, что думаете, в комментариях.