單晶片 3D 整合技術取得突破
已解決散熱問題 晶片密度將顯著提升
【重大突破 ⚠️】過去半個世紀以來，全球半導體產業主要依靠縮減電晶體體積，並將其更緊密地排列在二維平面晶片上，以推動運算能力的增長。然而，隨著物理極限逼近，這種單純依賴微縮的傳統路徑正面臨嚴峻挑戰。近日，美國 University of Illinois Urbana-Champaign 研究團隊取得重大技術突破，成功透過「單晶片三維整合」（Monolithic 3D Integration）技術，直接在底層電晶體上逐層垂直建構單晶矽電晶體電路。此舉不僅大幅縮短內部連線距離，更有望在無需縮小電晶體元件尺寸的前提下，延續半導體產業長期遵循的「摩爾定律」。
這項研究已發表於國際學術期刊。在過去 60 年間，傳統的微電子製造深受摩爾定律引導，該定律指出集成電路上的電晶體密度約每兩年會翻倍。然而，隨著製程逼近原子尺度，傳統平面晶片的微縮正遭遇散熱瓶頸與巨額製造成本的阻礙。
相較於目前市面上將多個獨立晶圓或晶片透過微凸塊（microbumps）進行封裝堆疊的常見作法，伊利諾大學團隊所採取的「單晶片三維整合」技術展現了本質上的不同。該製程是在晶片製造過程中，將每一層元件直接依序建構在上一層電路之上。這種垂直整合方式，能使層與層之間的垂直金屬連線密度提升 10 至 100 倍，顯著縮減層間距離，並實現納米級的精準對齊，進而擴大晶片內部的通訊頻寬，降低寄生電容。
長期以來，阻礙單晶片三維整合技術走向實用化的主要瓶頸在於「熱預算」（thermal budget）。由於底層傳統的矽電晶體與銅導線無法承受半導體製程中動輒高達上千度的高溫，若直接在上方製造新電路，極易破壞已完成的底層結構。
為了解決這項挑戰，該研究團隊開發出一種突破性的低溫轉移製程。研究人員首先從供應晶圓（donor wafer）上製備出厚度小於 10 納米、單晶結構的超薄「矽納米膜」（silicon nanomembranes），隨後利用滾輪層壓機（roll laminator），在不傷害底層已完工電路的低溫環境下，將這些納米膜精準轉移至接收基板上。
利用此項製程技術，研究團隊成功垂直建構了包含三層結構的立體晶片，每層各含有 625 個電晶體。測試結果顯示，這些垂直堆疊電晶體的輸出電流密度，已可媲美在傳統高溫環境下於大塊晶圓上製造的標準矽電晶體，且其效能更是此前利用二維過渡金屬硫化物等替代材料所製成之單晶片立體元件的 3 至 4 倍。
此外，該團隊亦成功運用此技術連結不同層級，展示了立體邏輯門（包括反相器、與非門、或非門）以及靜態隨機存取記憶體（SRAM）晶胞。研究人員指出，這項技術在多層結構中展現出高度的均勻性與優異的製程良率，成功將元件密度與能源效率最佳化，解決了長久以來二維晶片因數據傳輸延遲而產生的運算瓶頸。
業界專家分析指出，雖然此技術目前仍處於實驗室階段，主要適用於科學研究與低產量的原型設計，但它證明了在商用矽晶圓基礎上實現高密度單晶片三維整合的可行性，為未來高效能人工智能（AI）晶片與下一代高速運算架構，開闢了一條不依賴極紫外線（EUV）微縮曝光技術的全新發展路徑。
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