IMEC 公佈最新製程技術路線圖
2046 年將製程推進至 0.2nm 以下
隨着半導體物理極限不斷受到挑戰，業界近年來頻頻傳出「摩爾定律已死」的聲音。然而，半導體研發中心 IMEC 近日發佈了最新的製程技術路線圖，打破了悲觀預期。路線圖顯示，晶片製程微縮仍有至少 20 年的增長空間，目標在 2046 年將製程推進至 0.2nm（Sub-A2）以下。
IMEC 的研究指出，半導體產業已從 2018 年的 7nm（N7）穩步邁進。現有的 FinFET（鰭式場效電晶體）技術在支撐到 3nm（N3）節點後，將正式交棒。自 2nm（N2）節點開始，業界將全面轉向 GAA（環繞閘極）電晶體結構，並採用納米片（Nanosheets）技術。IMEC 預計，此技術路徑將持續演進至 1.4nm（A14）及 1.0nm（A10）級別，預期時間點在 2031 年左右。
當進入 2034 年的 0.7nm（A7）節點，傳統的 GAA 結構也將面臨瓶頸。屆時，晶片結構將升級為 CFET（互補式場效電晶體），透過垂直堆疊 N、P 型電晶體，理論上可將晶片面積縮減一半。儘管 CFET 帶來的散熱挑戰巨大，但它將支撐製程一路演進到 2040 年的 0.3nm（A3）節點。
而在 2040 年之後，半導體將進入「二維晶體時代」。屆時將採用 2DFET 技術，利用具有原子級厚度的二維材料實現極限微縮。IMEC 預測，這項技術能讓製程在 2046 年衝破 0.2nm 屏障，達到 0.14nm 左右的水平。
IMEC 指出，未來的製程升級不再僅僅是數字上的縮小。進入埃米（Ångström）時代後，每代製程的密度提升幅度已逐漸放緩，台積電、三星及 Intel 等大廠正透過更細分、非標準的製程（如 A13、A12）來填補換代空白。
IMEC 強調，未來的晶片效能提升將高度依賴「系統級微縮」，這包括將供電電路移至晶圓背面的「背面供電技術」，以及更精密的 3D 異質整合封裝。這意味着未來的效能增長將更多來自於微架構改良，而非單純因製程進步而獲得的時脈提升。
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