IBM 發表 sub-1nm 亞奈米製程
0.7nm NanoStack 三維電晶體架構

【0.7nm 技術 😱】外媒報道，IBM 25 日於 VLSI 2026 研討會上發表全球首款「亞奈米（sub-1nm）」製程晶片技術，能實現 0.7 奈米（即 7 埃米，Angstrom）電晶體架構，成功在僅有指甲大小的單一晶片上，塞入高達近 1,000 億個電晶體。相較於現行的 2 奈米平台，其運算效能大幅提升達 50%，或在同等效能下降低高達 70% 的功耗。

據《Interesting Engineering》報道，隨著傳統平面微縮技術面臨物理極限，晶片製造商長期面對電晶體縮小的瓶頸。IBM 研發團隊本次透過突破性的「奈米堆疊（NanoStack）」三維電晶體架構打破了這個限制。該架構類似於在微觀世界中建立立體城市，利用全新的「3D 順序整合（3D sequential integration）」技術，將電晶體進行垂直堆疊與交錯排列，使電晶體密度達到 2 奈米晶片的近兩倍。

IBM 研究院院長 Jay Gambetta 表示，這項技術將運算科學推向原子尺度的全新里程碑。透過奈米堆疊架構，我們不單是縮小了電晶體的體積，更是重新定義了晶片的建構方式，藉此釋放更高的運算動力與能源效率。

根據 IBM 在 VLSI 公布的技術文件，該製程技術結合了超薄介電晶圓鍵合（Thin Dielectric Wafer Bonding），成功將兩片含有奈米片（Nanosheet）結構的晶圓緊密結合，形成垂直整合的邏輯結構，確保了三維電晶體在極限尺寸下的穩定度與可擴充性。

該技術導入了 ASML 研發的高數值孔徑極紫外光（High-NA EUV）微影曝光機，以進行更精準的電路圖案印刷。市場預計，首批基於亞奈米製程技術的晶片最快將於未來五年內進入商業量產階段，並逐步取代現有的奈米片主流架構。

由於採用垂直堆疊設計，工程師得以在不同的堆疊層中混合使用不同的半導體通道材料。如此一來，便能針對各個電晶體層單獨進行功率與效能的最佳化，互不干擾。

IBM 指出，該架構成功讓 SRAM 的電路面積縮減了 40%，這對於應對人工智能工作負載所需的高頻寬、低延遲數據傳輸至關重要。雖然目前此項製程仍處於實驗室的研究成果階段，但 IBM 抱持樂觀態度，並預測以「奈米堆疊」為核心的製程架構將可引領未來至少十年的半導體微縮藍圖。

資料來源:

• ‘World’s first’: IBM packs 100 billion transistors into a fingernail-sized sub-1 nm chip