華為發表時間微縮半導體技術
2031 年可生產 1.4nm 晶片 (*等效)
【1.4nm* ㊙️】沒有 EUV 光刻機怎麼辦？華為 25 日在 IEEE 舉行的 ISCAS 2026 大會上發布了「時間微縮」技術，稱為「韜定律」（Tau Scaling Law）。華為預計到了 2031 年，基於該定律所設計的高階晶片，其電晶體密度將可達到與 1.4nm 製程「*等效」的水平。在美國科技制裁下，試圖透過晶片架構設計突圍。
究竟什麼是「時間微縮」呢？華為總裁何庭波在 ISCAS 2026 主題演講時指出，過去半個多世紀以來，業界主要依賴縮小電晶體體積的「幾何微縮」路徑，但隨著製程推進至 3nm 以下，受到傳統物理極限與昂貴的極紫外光（High-NA EUV）微影設備限制，使得成本與技術門檻大幅提高。
因此，華為提出以「時間 (t) 微縮」替代「幾何微縮」來突破傳統製程極限，並命名為「韜定律」（Tau Scaling Law t = R X C )，t 是時間常數、R 電晶片互連電阻、C 是寄生電容。
該定律並非一味追求更小的電晶體幾何尺寸，而是將重點放在壓縮訊號在晶片與電子系統中的「傳播時延」（Signal Propagation Delay），透過系統性降低時間常數，來驅動各層級性能、能源效率以及電晶體密度的持續提升。
「時間微縮」從底層到系統共分為四個層面：
◾ 元件層面：透過優化電晶體、互連電阻及寄生電容，從物理底層最大限度縮短元件級的時間。
◾ 電路層面：採用創新的「邏輯折疊」（Logic Folding）技術，打破傳統二維平面布局的物理邊界，顯著縮短關鍵路徑的走線長度，並有效降低訊號傳播的電阻與電容負載，大幅提升電晶體密度和電路性能。
◾ 晶片層面：實施「軟件、架構、晶片」的全疊層軟硬件協同設計，基於實際工作負載對指令流與數據流進行細粒度控制，提高系統級並行度，大幅縮短端到端的執行時間。
◾ 系統層面：定義「靈衢總線」（Unified Bus），重構計算系統的互連協定，實現超節點的統一記憶體編址與原生記憶體語意，大幅降低系統整體的通訊時延。
何庭波表示，華為在過去六年內，已默默基於「韜定律」設計並量產了 381 款晶片，廣泛應用於智能手機與人工智能（AI）運算等領域。而 2026 年秋季面世的新一代麒麟（Kirin）晶片，將是首款全面採用「邏輯折疊」技術的旗艦級產品。
數據顯示，該晶片相較於傳統系統單晶片（SoC）設計，其電晶體密度將提升 53.5%（達到 238 MTr/mm²），大核心能效提升 40%，最高時脈頻率也將提升 12.7%，於 2026 年可達到 3.1 GHz。
何庭波更指出，在缺乏外國高階光刻機設備的情況下，基於現時成熟製程，透過設計與架構層面的優化來堆疊效能，預期華為在 2031 年可生產與 1.4nm 製程等效水平的高階晶片。詳細論述大家可參考 ISCAS 2026 的主題演講。
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