libero Simulate - ModelSim ME （一）新建工程

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所长 · 2026-04-13 · via 博客园 - 所长

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Software Version 10.5c 使用手册

ModelSim® User's Manual

工具类型 逻辑综合工具（Synthesis）仿真验证工具（Simulation） 做什么事 把 Verilog/VHDL 翻译成 FPGA 门级网表在电脑里模拟电路运行，看波形、查逻辑错 设计阶段 RTL → 门级网表（编译 / 映射 / 优化）功能验证、时序验证（没上板先跑通）输入 RTL 代码 + 约束（SDC） RTL 代码 + Testbench（激励）输出网表、报告、优化结果波形、仿真日志、覆盖率 解决问题 面积 / 速度 / 时序优化、资源占用逻辑错、复位错、时序违例、状态机死循环 和你刚问的 SmartDebug 关系 综合后给后续布局布线用仿真通过后，才上板用 SmartDebug 调试