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2D 材料晶体管告别实验室:imec 联手台积电、ASML 实现 50nm ...
作者:问舟 · 2026-06-19 · via IT之家

IT之家 6 月 19 日消息,比利时微电子研究中心(imec)联合 ASML 和台积电宣布,在一片 300mm 晶圆上成功集成采用原子级二维(2D)材料沟道的 n 型和 p 型互补晶体管,并实现 50nm 接触栅极间距(Contacted Poly Pitch,CPP,从一个晶体管到另一个晶体管的距离)。

研究团队表示,这是首次在标准 300mm 晶圆工艺上实现如此高密度的二维 CMOS 集成,进一步推动二维半导体迈向后硅时代逻辑芯片应用。

据介绍,这是迄今为止二维互补器件已公开实现的最小间距,已经进入到当前主流硅工艺的范畴。作为参考,英特尔 10nm 级节点的接触栅间距为 54nm。

这项成果于本周举行的 IEEE / JSAP VLSI Technology and Circuits Symposium(超大规模集成电路技术与电路研讨会)上公布。

研究团队采用单次极紫外光刻(EUV)曝光,实现最短 28nm 沟道长度。imec 表示,晶圆上有 94% 的集成晶体管能够正常开关,开关电流比(On / Off Ratio)超过 10 万。其中,n 型晶体管采用二硫化钼(MoS₂)作为沟道材料,p 型晶体管则采用二硒化钨(WSe₂)或二硫化钨(WS₂)。这些材料厚度仅为原子级别,使栅极对沟道的控制力远强于数纳米厚的硅纳米片,在栅极长度持续缩小的过程中,有望在更低电压下完成开关动作。

二维过渡金属二硫属化合物(TMD)已研究多年,imec 自 2010 年代后期便开始制造基于 MoS₂ 的实验性晶体管。本次成果的突破并非来自新材料,而是在标准 300mm 晶圆制造流程中,同时完成 n 型与 p 型二维晶体管集成,而不是像以往那样仅制造单一器件或采用较宽松的光刻间距。

研究人员介绍,此次演示的二维晶体管最小有源宽度达到 75nm,等效氧化层厚度接近 2nm,两种极性的器件均可在栅极电压为零时完全关闭。其中,WSe₂ p 型晶体管性能已接近目前实验室最佳水平,进一步缩小了二维 CMOS 中长期存在的 p 型器件性能差距。

长期以来,接触电阻一直是二维晶体管迈向微缩化的头号障碍。由于二维沟道极薄,沟道本身承载电流能力有限,而金属触点与二维薄膜之间的界面往往会形成较高的肖特基势垒,从而进一步限制电流。为降低接触电阻,过往实验室器件多以保持大接触面积来弥补,但这反过来又堵死了间距缩小的空间,可谓是“一根筋两头堵”。

为了跳出这一困境,联合团队将常规制造顺序倒了过来:先在预定位置做出钨填充的接触沟槽,再把二维沟道材料转移至其上,最后沉积栅极。

imec 将这一工艺称为“反向薄膜晶体管(reverse thin-film transistor)”,并表示底部接触结构有助于实现更好的关断特性,使 n 型和 p 型晶体管在栅极电压为零时均能完全截止。

imec 计算与存储器件研发副总裁 Gouri Sankar Kar 表示,“我们首次在不影响二维 n 型和 p 型 FET 性能的前提下,实现了 50 纳米 CPP—— 这一指标同时由栅极长度和源漏接触长度决定。”他同时表示,此次采用的单次 EUV 光刻工艺由 imec 与 ASML 联合开发完成。

研究团队指出,这里所使用的仅为标准 0.33 数值孔径的 EUV 光刻机,无需 High-NA EUV 或多重曝光,28nm 沟道长度和 50nm 间距完全在其分辨率范围内。

ASML 方面则表示,此前一些 300mm 晶圆上的二维晶体管演示之所以沟道长度较大,正是因为依赖了更老的光刻技术,而 EUV 的分辨率优势直接促成了沟道长度的缩减。

近年来,多家机构持续推进二维半导体研究。英特尔此前也曾与 imec 合作开展 300mm 晶圆二维材料研究,三星则展示了单晶 MoS₂ 晶圆级生长技术。与此同时,高校研究团队已实现接近 1nm 节点栅极间距的单层 MoS₂ 晶体管。此次 imec、ASML 与台积电的成果首次将互补 n 型和 p 型集成、单次 EUV 光刻以及 300mm 晶圆标准工艺结合在一起,并实现接近先进硅工艺节点的晶体管间距。

根据 imec 与国际器件与系统路线图(IRDS)的规划,二维半导体沟道被认为是互补场效应晶体管(CFET,3D 堆叠)之后的重要发展方向。相比厚度数纳米的硅纳米片,厚度不足 1nm 的二维沟道能够获得更强的栅极控制能力,从而支持更低工作电压和更小尺寸的晶体管。

imec 预计 CFET 有望于 2033 年左右出现,二维半导体沟道则可能接近 2041 年进入应用;IRDS 路线图则预计二维沟道最快可于 2034 年、约 0.7nm 节点进入产业化阶段。

IT之家提醒,按照目前产业路线图,二维半导体真正进入高性能逻辑芯片量产预计仍需较长时间,初期更可能首先应用于晶圆背面器件或后端工艺,但此次成果已证明二维互补晶体管能够在先进制造间距下完成集成,后续工作的重点将更多转向制造工艺本身。

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