Регулярный слет сообщества FPGA-инженеров и им причастных пройдет 26 мая в 19 часов в формате онлайн-трансляции. В программе вечера пять докладов: о Yosys, SystemRDL, Edge AI и анализе вейвформ с LLM. Подробности о темах и спикерах — под катом. А регистрация — по ссылке.
Официальная часть мероприятия начнется в 19:00 со вступительного слова, а с 19:10 стартует кавалькада докладов.
Что синтезируется в SystemVerilog? Смотрим на примере yosys-slang
Максим Кудинов
независимый эксперт, RTL-разработчик
Исторически в open-source-инструментах, таких как Yosys, поддержка SystemVerilog оставляла желать лучшего. Но всё кардинально изменилось с появлением плагина yosys-slang. Я расскажу про синтезируемые конструкции языка, которые мало кто знает или использует. И немного — про сам плагин, который переводит AST в RTLIL для Yosys.
SystemRDL для проектирования регистровых файлов
Артём Кашканов
ведущий инженер по программно-аппаратному дизайну, YADRO
В докладе я рассмотрю возможности языка SystemRDL для описания регистров состояния и управления. А также — как впоследствии получить исходный код будущего IP-блока и его документацию.
Преобразование System RDL в «человекочитаемую» документацию
Елена Кирилина
руководитель группы технической документации, YADRO
SystemRDL удобен для генерации кода драйверов, верификационных моделей и, конечно же, документации. Я представлю практические рекомендации, которые помогут автоматически превращать .rdl‑файлы в читаемую документацию без ручного копипаста.
Edge AI на ПЛИС: тенденции и руководство по размещению
Иван Дейнека
доцент, заведующий лабораторией в НИЦ Световодной Фотоники, руководитель образовательной программы магистратуры Инженерия Цифровых Систем, Университет ИТМО
В докладе расскажу о преимуществах реализации концепции Edge AI на программируемой логике. Продемонстрирую практическое руководство по размещению нейросетей на FPGA, и разберу реализацию полносвязной сети на языке описания аппаратуры, а также свёрточной сети через высокоуровневый синтез.
Мечтают ли ИИ-агенты об анализе вейвформ?
Богдан Колбов
ведущий инженер по верификации аппаратного обеспечения, YADRO
LLM-агенты фактически слепы к главному артефакту RTL-отладки — вейвформам. В докладе я покажу CLI-инструмент для анализа вейвформ, разработанный специально для LLM. Расскажу о его результатах, возможностях, интересных деталях разработки, поделюсь идеями дальнейшего развития.
Что?
Онлайн-слет FPGA-сообщества: пять докладов о Yosys, SystemRDL, Edge AI и анализе вейвформ с LLM.
Где?
Онлайн на VK, Rutube и YouTube.
Когда?
26 мая 2026 года, старт выступлений с 19:00.
Как попасть?
Зарегистрироваться на странице конференции.