文 | 锦缎
1965年，戈登·摩尔在《电子学》杂志上画下一条预测曲线时，集成电路上的晶体管数量每两年翻一番。这条后来被称为“定律”的经验观察，定义了人类计算进步的节拍器。
六十年来，整个半导体行业围绕一个核心逻辑运转：把晶体管越做越小。从90纳米到3纳米，芯片的进化史就是一部几何缩微史。谁能在更小的面积里塞进更多晶体管，谁就掌握了产业的话语权。
但所有的节拍器都有停摆的一天。
当晶体管尺寸逼近原子量级，当量子隧穿效应让电子在纳米尺度上不受控制地泄漏，当一座3纳米晶圆厂的投资门槛飙升至200亿美元，摩尔定律的钟摆已经摇不动了。单颗尖端芯片的设计成本突破10亿美元，最先进制程节点的每晶体管成本不再下降，甚至在回升。
2026年5月25日，上海。在IEEE国际电路与系统研讨会（ISCAS）上，华为半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式提出“韬（τ）定律”，主张以“时间缩微”替代“几何缩微”作为半导体演进的新指导原则。
同一天，一篇署名何庭波的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》在中国科学院科技论文预发布平台（ChinaXiv）上发布。过去六年，华为基于这一方向已成功设计并量产了381款芯片。今年秋季，将有一款完整采用逻辑折叠技术的麒麟手机芯片率先面世，晶体管密度提升53.5%，能效改善41%。
这不是又一篇论文，也不是又一场发布会。它是一个被逼到墙角的产业，在绝境中找到的一条新路。而这条路之所以能够被找到，靠的不是想象力，是六年沉默的实验数据——381款量产芯片，是在黑暗中一块一块投出的问路石。
从“做小”到“跑快”
何庭波在演讲中拆解了一个被行业遮蔽了六十年的底层事实：摩尔定律从未真正关乎尺寸。
晶体管缩小是为了开关更快。互联线路变密是为了信号走得更短。每一代技术迭代的本质交付物，都是时间的压缩。空间缩放，只是压缩时间的工具。
这个洞察一旦成立，后摩尔时代的方向就自然浮现。既然尺寸缩放越来越难、越来越贵、越来越少人走得起，那就不必继续在几何维度上和物理极限硬碰硬。真正需要压缩的不是面积，是信号从出发到抵达所需的时间：晶体管开关的时间、电路传输的时间、芯片计算与访存的时间、系统端到端通信的时间。
这就是韬定律的核心主张：用“时间缩微”替代“几何缩微”，以单一特征时间常数τ作为统一的优化目标，覆盖从皮秒级晶体管开关到秒级数据中心工作负载的十二个数量级。
何庭波论文中给出的τ结构体精确到了四层：器件层压缩晶体管固有开关延迟；电路层缩短信号路径的RC传播延迟；芯片层优化计算与内存访问延迟；系统层压缩端到端消息传递与同步时间。
这四层并不是各自独立作战。韬定律的关键含义在于：每一层的τ优化必须传导到系统层才能产生真正的价值。工艺技术专家、电路设计师、架构师、系统工程师，所有角色第一次用同一套语言——时间常数τ——来对话。而这种共同语言，恰恰是此前半导体产业六十年来从未真正建立过的东西。
更深一层的含义隐藏在论文的方法论章节里。何庭波写道，τ缩放是自Dennard以来首个在整个计算堆栈中建立共享优化目标的缩放原则。
1974年，罗伯特·登纳德提出电压与尺寸等比例缩放可维持恒定电场强度的理论，与摩尔定律形成互补，共同支撑了近五十年的产业黄金时代。2005年前后，登纳德缩放率先失效——电压不再随特征尺寸等比例下降，暗硅时代由此开启。此后二十年，行业再没有出现过能在整个堆栈层面统一优化方向的理论框架。韬定律试图填补的，正是这个自登纳德以来始终空白的缺口。
当黄仁勋在多场演讲中宣告“摩尔定律已死”，当最先进制程节点的成本不再下降，当曾经有十余家公司能生产最先进逻辑芯片的全球格局收缩为仅存的三家——台积电、三星和英特尔——时，韬定律给出的不是一个答案，而是一个命题：如果空间这条路越来越窄，时间是不是能成为新的方向？
逻辑折叠：在固定节点上继续生长
韬定律的首次量产规模验证，是在移动设备领域展开的。何庭波在演讲中提出了一个尖锐的自问：“在节点固定的情况下，如何在单个芯片上持续实现一代又一代的性能提升？”
这句话的潜台词不需要翻译。2020年之后，华为获取最先进光刻设备的渠道受限，指望下一个制程节点来解决性能瓶颈已经不再可行。当制程工艺无法向前推进，芯片的进化通道必须被重新打开——不是在平面上继续雕刻更细的线条，而是在垂直方向上为电路寻找新的空间。
这就是逻辑折叠。
它的原理并不复杂：将数字电路、模拟电路和存储电路划分到垂直堆叠的有源层中，通过超细间距混合键合连接上下层，让关键路径上的门电路分布在两层乃至更多层上。电路设计者眼中的两个物理层，在逻辑上是一个连续的整体。信号线不再是水平面上蜿蜒的长蛇，而是垂直方向上直上直下的捷径。线短了，寄生RC值就降了，时钟偏移就小了，芯片就能在相同的器件节点上跑出更高的频率。
麒麟2026的量产数据是具体的。晶体管密度从155 MTr/mm²分阶段提升至238 MTr/mm²，提升幅度达到53.5%。这样的代际跃迁在过去至少需要三年几何缩微迭代才能实现。SoC性能核心能效提升了41%，峰值频率提升了近13%，CPU核心频率回升至3.1GHz。片上高速互联数据通路占用面积减少55%，时钟缓冲器数量减少超过50%，时钟偏移减少25%，布线长度缩短约30%。SRAM的操作频率更因关键路径缩短而提升了超过40%。
这些收益，论文中特别注明：“在固定的器件节点上实现，并不是通过新的光刻工艺步骤获得的，而是在三维空间中对逻辑分布进行拓扑重组获得的。”
论文还提到，麒麟2026采用的逻辑折叠刻意保持保守：混合键合间距仅达到1.5微米，折叠只针对关键路径选择性应用，而非覆盖整个设计。保守的初代方案已经给出了53.5%的密度跃迁和41%的能效改善。而论文中已规划了从局部折叠到全规模多层折叠的演进路线，晶体管密度预计在2035年将达到400 MTr/mm²甚至更高，CPU核心频率将达到4GHz及以上。更值得注意的是，论文预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
AI数据中心：从微秒到纳秒的战争
一个自然而然的问题是，在毫瓦级智能手机上发展起来的方法论，能否推广到吉瓦级的AI训练和推理领域。何庭波论文给出的答案是肯定的。
现代AI系统的真正瓶颈，早已不是计算本身。大型AI集群中，大量能耗和系统成本消耗在数据传输、存储和互连上。这意味着，减少数据搬运时间——芯片间、机架间甚至封装内部——至少与减少计算本身的耗时同等重要。
韬定律在AI系统规模上通过三个协同层来落地：
统一总线（Unified Bus）用一个原生的内存语义协议替代了多堆叠协议栈，端到端远程访问延迟从TCP/IP协议栈典型的几十微秒降至约100纳秒，系统τ沿着主要通信轴线降低了约500倍。
Hi-ONE近封装光学引擎每模块提供8 Tb/s带宽，将所需SerDes传输距离从约100厘米缩短至约5厘米，同时将传输距离从不足1米扩展至100米，使分布式千兆级数据中心的高密度互连成为现实。
3D折叠技术将内存带宽、光I/O和供电从芯片边缘迁移到垂直表面，解决了2.5D封装中计算能力按面积（N²）增长而边缘资源只能按周长（N）增长的拓扑困境。
论文预测，到2035年AI硬件集成度将增长100倍以上，τ性能的提升将分布在堆叠的每一层，而非集中在器件层面。
规则的改写与被改写
何庭波论文中有一段话写得极为克制，但后劲很大。
“对于华为半导体而言，这一转变伴随着一个额外的约束：获取最先进光刻设备的渠道受限。假定另一个制程节点能解决问题已不再可行。六年前，几何路线图遭遇了瓶颈，迫使我们直面一个更根本的问题——回顾来看，这是整个行业终将不得不面对的问题。”
这段话背后是一段中国半导体行业不愿多提的历史。2020年之后，当外部封锁让先进制程之路中断，行业的主流叙事只有一个字：追。什么时候追上EUV？什么时候追上台积电？什么时候追上3纳米？但韬定律的出场，让追赶叙事第一次出现了裂缝。
何庭波的论文提供了一个更本质的视角：如果那条路越来越贵、越来越难、越来越不经济，为什么一定要只走那一条路？产业的核心问题已经变了，不再是“晶体管还能缩小多少”，而是“应该缩小什么，以及针对什么目标？”
但韬定律也不是一条没有门槛的路。
论文中坦率地列出了多个尚未解决的挑战：EDA工具链尚未原生支持全尺寸3D折叠设计，晶圆间工艺偏差对时钟分布和保持时间裕量的影响远超二维设计，每个混合键合和TSV都会产生寄生电阻和电容开销，能耗方面的约束框架尚未建立。何庭波在论文中明确写道，这需要“来自不同企业的共同贡献”，不是一个组织能够独自完成的任务。
值得注意的是，逻辑折叠的底层技术并非华为独有。3D堆叠和混合键合是全球半导体行业正在共同推进的方向，台积电、英特尔、三星都在这一领域布局多年。台积电的CoWoS已垄断AI GPU封装市场；其SoIC、COUPE光互连技术构成的三层整合方案正在推进中。华为的差异化在于：它把这条技术路线从零散的工程实践提升为一个系统性的方法论——用τ这个单一指标串联起从晶体管到数据中心的整个堆栈。全球产业的技术方向是一致的，但华为率先为它命名并给出了理论框架。
这或许才是韬定律的真正分量所在。它不是一项具体的专利，不是一枚芯片的跑分，而是一个坐标系的重设。它对追赶叙事的告别不是情绪化的，而是逻辑性的：当一个产业把优化目标从晶体管尺寸切换到时间常数，竞争的门槛就不再是“谁有更先进的光刻机”，而是“谁能把系统每一层的τ压得更低”。后者当然离不开先进工艺，但它不再只依赖先进工艺。
那台运转了六十年的机器，已经把它新的运转方式，悄悄地刻在了它自己的结构里。