2026年5月25日，在IEEE ISCAS 2026上，华为半导体业务部总裁何庭波抛出一个关键概念：韬（τ）定律。τ，电路理论中的时间常数，决定了信号从一个状态切换到另一个状态的速度。这是中国企业首次在全球半导体领域提出指导产业发展的新原则。

更实在的是，过去六年，华为基于这一定律已经量产了381款芯片，覆盖无线基站、AI推理、网络处理器等核心场景。这不是蓝图，是一条已经走通的路。预计2031年，基于τ定律的高端芯片可达到等效1.4nm制程水平，长期保持与国际主流路线对标竞争的能力。

如今，这个希腊字母正在悄悄改变半导体行业的价值格局，也让EDA从幕后走向台前。

要搞清楚τ会对EDA行业带来什么，得先弄明白τ定律到底是什么。

“时间缩微”刚刚登场，τ定律凭什么？

摩尔定律由英特尔联合创始人戈登·摩尔于1965年提出，该定律指出集成电路上可容纳的晶体管数量大约每18到24个月翻一倍，同时性能提升、成本下降。

在过去的半个多世纪里，这套逻辑一直在有效运转，撑起了PC、互联网、智能手机，直到今天的人工智能。产业链也围绕它形成了默契的步调——光刻机、材料、设计，各环节都在微缩的道路上协同推进。然而，2000年前后，能够跟进最先进制程的晶圆厂有几十家，而到2025年，这一数字已锐减至台积电、三星、英特尔3家，且台积电一片2nm 晶圆报价甚至超过3 万美元。

可以说，摩尔定律的红利正在逐渐消退。目前业界已探索出多条技术路径，包括英伟达CEO 黄仁勋提出的 “黄氏定律”、国际半导体技术路线图（ITRS）提出的 More than Moore，以及 AMD、台积电主推的 Chiplet 与先进封装技术。其中，黄氏定律强调GPU单芯片AI推理性能每年翻倍，但仍依赖制程迭代和堆核，基本延续了几何微缩的思路；More than Moore通过模拟/射频/传感器等功能集成增加价值，但无法直接解决数字逻辑延迟墙问题；Chiplet虽用“拼积木”缓解了良率和成本，却引入大量裸片间互连延迟，在部分对延迟高度敏感的场景下反而可能成为瓶颈。

这些方案大多仍沿用“几何缩微” 或功能叠加的思路，与 τ 定律存在本质区别。

τ定律的核心是“时间缩微”替代 “几何缩微”，是一套贯穿器件、电路、芯片、系统四个层级的完整优化体系。它适合大规模系统级性能提升，尤其在AI和异构计算场景下更具优势。

何庭波对此进行详解，在器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；在电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；在芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；在系统层面，定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

相较而言，τ定律更贴合芯片算力的核心本质：芯片的核心功能为信息处理，终端用户也更关注信息处理的时延表现，而非晶体管数量与制程尺寸。该定律为芯片设计提供了脱离单纯制程微缩的全新技术路线，即不采用顶级光刻设备，也有望打造出综合性能达标的芯片产品。因此其与摩尔定律并不彼此矛盾，两者相互兼容。可以理解为：摩尔定律是在一张平面上不断画更细的格子，τ定律则是把纸折起来，用立体空间换取更短的信号路径。

值得注意的是，τ 定律的每一层落地，都离不开一个关键角色——EDA。 它不再是传统意义上的“画图工具”，而成了“时间缩微”从理论走向芯片实物的中枢神经。

华为论文中显示，在技术路线上，采用Chiplet（芯粒）先进封装、三维集成电路（3DIC）、逻辑折叠（LogicFolding）三条技术路线叠加共存方式，在垂直集成上实现不同粒度的重组优化。而到2035年实现硬件集成度提升超过100倍，面临的三大挑战分别为：EDA工具链断代、跨晶圆工艺偏差、能量守恒法则。

加州大学圣地亚哥分校计算机科学与工程、电气与计算机工程双聘杰出教授Andrew B. Kahng也表示，在传统“摩尔定律”带来的“顺风”逐渐减弱后，EDA和物理设计中的这些基本目标将变得更加重要。

因此，EDA 被重新摆到了牌桌中央。

韬（τ）定律对EDA提出哪些新要求？

针对τ 定律对EDA 工具提出的新要求，以及传统 EDA 工具现存的短板，笔者与业内从业者展开了交流探讨。

第一点，原生真3D设计与跨层协同优化能力欠缺，STCO重要性凸显。

首先，北京大学表示，传统的2D设计流程，乃至目前主流的“赝3D”流程——即综合后每个模块被一次性“钉死”到某一片die，再用2D EDA工具逐片实现，无法实现单元级跨层灵活调配。

而原生3D EDA 工具将多颗裸片整合为统一三维设计空间，支持标准单元跨裸片自由排布，同时可实现跨裸片逻辑重构与全局优化，为逻辑折叠技术从设计理念落地到物理实现提供了关键支撑。

此外，跨层协同优化能力也存在不足。芯和半导体向半导体产业纵横表示：Chiplet、3DIC和LogicFolding是同一条垂直集成主线上不同粒度的实现。

Chiplet在封装层面将异构裸片以2.5D或3D方式拼合，通过UCIe等互连标准将原本在单片SoC内部的通信搬到裸片间，以模块化换取良率和灵活性；3DIC进一步在裸片之间引入高密度TSV和混合键合，将逻辑、存储、模拟功能垂直堆叠于同一封装体，把互连距离从毫米级压缩至微米级；LogicFolding则更进一步——它不是在裸片之间建立互连，而是将“单颗芯片的内部逻辑本身”在有源层维度上垂直拆分重布，让混合键合界面像一层额外的金属层一样直接参与关键路径的时序优化。

三者并非替代关系，而是在先进封装体系中叠加共存。这种叠加带来了一个根本性的设计工程挑战：当一个封装体同时涉及Chiplet间UCIe互连、3D层间混合键合和片内LogicFolding关键路径折叠时，信号完整性、电源完整性、热分布与机械应力的分析边界已无法在任何单一层级上单独闭合。

STCO（系统技术协同优化）的提出，正是为了从方法论层面破除这一割裂。它要求将逻辑架构、物理版图、多物理场、封装结构乃至工作负载视作统一的设计空间，进行跨学科、跨抽象层级的联合优化搜索。而这一能力，正是当前EDA工具链最底层的缺失。

第二点，多物理场耦合的缺失。

这是传统EDA工具最隐蔽且关键的软肋之一。在单芯片时代，供电分析、热仿真和应力计算分属多条独立工具链，各自建模、各自求解、各自签核。但在三维堆叠下这一模式不再完全适用。多片裸芯垂直集成后，功率密度成倍攀升，散热路径高度不对称，层间温差增大。由此引发的热膨胀失配，通过微凸点和混合键合界面在堆叠结构中逐层传导，既拉偏器件电学特性，也带来机械可靠性隐患。

EDA厂商，需要补齐哪些能力？

当前国产EDA公司多聚焦于单点式突破，在各自擅长的细分领域攻坚克难。从模拟仿真到物理验证，从良率提升到版图设计，一批优秀的国产EDA企业已在众多环节形成了可用且具有竞争力的点工具。

比如华大九天是国内最早从事EDA 研发的企业之一。华大九天以模拟EDA为根基，逐步向数字、先进封装等领域拓展，致力于打造全流程工具链。概伦电子走的是“底层渗透”路线，它不直接做全流程，而是死磕器件建模和电路仿真。合见工软是国内数字EDA龙头企业，全流程/平台型代表。行芯科技选择在最难的“签核”环节亮剑。芯和半导体主攻“先进封装”。广立微侧重良率提升，是唯一一家能够通过“设备采集数据+软件分析数据”形成完整闭环的企业。

τ定律有望推动国产EDA从“点工具国产化”升级为“全流程、跨层级、强协同”的工业软件底座。这意味着EDA工具链不再仅仅承担电路绘制、版图设计和后端验证等辅助职能，而是需要全面嵌入器件建模、PDK构建、电路仿真、寄生参数提取、时序功耗分析、物理验证、先进封装和系统级协同优化等全链条关键流程。

5月26日，北京大学集成电路学院宣布，面向韬定律逻辑折叠需求研发的“真3D”EDA工具原型取得关键突破。该工具支持完整三维空间协同优化，支持跨die逻辑自由分配与联合热优化，可覆盖千万级实例设计。与传统“赝3D”相比，北大“真3D”EDA实现：线长平均缩减约30%；WNS改善约6%，TNS改善约12%；峰值温度降低3%以上。目前工具已完成工业级设计验证，后续将扩展至多die堆叠与异构集成场景，补齐3D芯片设计关键环节。

同日，有投资者在互动平台向华大九天发问：后摩尔时代背景下，业界认为EDA的重要性正从传统设计工具向“系统级性能优化平台”演进。请问公司如何看待未来EDA在逻辑折叠、时序优化及多芯片协同中的战略价值？

华大九天随后回应：公司前瞻性洞察到当前AI、GPU、存储等芯片正依托3DIC技术突破后摩尔时代先进工艺及算力瓶颈，在3DIC设计EDA领域提前布局，构建了覆盖从异构集成三维芯片协同设计到验证的全流程解决方案，填补了国内高端3DIC设计工具的空白，是国内唯一的3DIC设计验证全流程EDA提供商。公司推出首款业界领先的Argus 3DIC物理验证平台，全面支持2.5D/3D 异构集成封装设计，可实现3DIC多元化协同设计到封装的全链路物理验证。

至此，一条从τ定律理论牵引、到系统架构定义、再到国产EDA工具链补位的路径逐渐清晰。未来几年，在逻辑折叠的时序收敛、3D多物理场耦合签核和STCO全栈协同上率先推出经过工业验证闭环方案的厂商，有望在“时间缩微”趋势中占据更主动的位置。对国产EDA而言，这或许提供了一个从点工具追赶转向全栈能力构建的窗口期——不再是仅仅满足于“可用”，而是向全栈“好用”持续进化。