文 | 半导体产业纵横
昨日，华为发布“韬定律”，以时间缩微替代几何缩微，计划2031年实现与1.4nm制程同等晶体管密度。此前两天，比利时微电子研究中心（imec）发布了一张横跨15年的技术路线图，从N2（2纳米）到A2（2埃米，即0.2纳米），七个工艺节点，勾勒出半导体行业未来十五年的技术演进方向。
如果说华为韬定律代表了一条全新的技术路径，那么imec的路线图则展示了一条更为成熟的传统演进之路。理解这张路线图，不能只看节点名称和年份。真正值得深挖的，是每一个技术转折点背后，三大晶圆厂究竟在做什么、它们的路线有何差异、以及这些技术演进将如何重塑整个产业格局。
2026-2033年：三个关键点
光刻机：到底买不买，什么时候买？
光刻机是芯片制造的心脏。在这场通往0.2纳米的长征中，ASML扮演着关键角色。当前主流的EUV光刻机（NXE系列）使用0.33数值孔径（NA），已经支撑了7nm到3nm的生产。但当工艺继续微缩，0.33NA EUV的分辨率开始不够用，金属间距缩小到30nm以下后，只能通过双重曝光等复杂工艺实现，这大幅增加了成本和良率风险。
High NA EUV（0.55NA）是下一个必须跨越的门槛。从0.33到0.55，NA值提升约66%，分辨率可以从13nm提升到8nm。更关键的是，更大的NA值意味着更高的光收集效率，单次曝光就能完成此前需要多次曝光才能实现的图案化。效率提升是革命性的。ASML披露的数据显示，High NA EUV只需一次曝光和个位数的处理步骤，就能完成早期机器需要三次曝光和约40个处理步骤的工作。
这条路之后，Hyper NA EUV（0.75NA）是下一个里程碑。路线图显示，0.75NA EUV预计在2038年后引入，对应金属间距12-16纳米。届时，0.55NA和0.75NA将形成组合，覆盖从A14到A3的主要工艺窗口。
在High NA EUV大规模普及之前，各家厂商在采购节奏上展现出明显差异。英特尔是最激进的押注者。2025年2月，英特尔宣布其首批两台Twinscan EXE:5000已在工厂投入生产，一个季度内完成3万片晶圆的产出，可靠性比上一代提升近一倍。英特尔计划在18A制程首次使用，并计划在14A全面导入。台积电则表示“太贵不买”。台积电明确表示，从N2到A13（1.3纳米）所有工艺节点都不需要High NA EUV，现有EUV设备至少可以用到2029年。台积电的理由很实际：High NA EUV单价高达约4亿美元，是现有EUV的两倍，而台积电目前拥有超过100台EUV光刻机，全部更换需要投入数百亿美元。台积电选择用成熟的EUV多重曝光技术来过渡，等待设备性价比更合适的时机。三星原计划从2027年起启动1.4纳米工艺（SF1.4）量产，但现在已经把目标调整到2029年。此前，三星已在韩国华城工厂安装首台EXE:5000，主要用于技术研发。
从整个行业来看，High NA EUV的大规模普及预计要到2027-2028年，届时成本和产能问题将逐步缓解。但在那之前，围绕“买不买、何时买”的博弈，将直接影响各家的技术路线和成本结构。
背面供电网络：三大厂商三个时间表
芯片内部，布线是门艺术。晶体管之间需要信号线传输数据，需要电源线输送电力，还需要地线完成回路。传统设计中，所有这些线路都走在晶圆正面，就像一座城市的地面全部挤满了各种车辆。
这条路走到N2及以下节点，问题开始爆发。背面供电的思路很简单：把电源网络搬到晶圆背面，正面只走信号。
路线图显示，从A14开始引入基础背面供电技术，到A10节点实现信号布线与供电的完全分离，再到A7及更先进节点持续优化通孔密度和供电效率。与此同时，imec还在研究如何进一步提升背面供电的散热性能。
当然，这项技术也带来新的挑战：背面工艺的晶圆变形可能影响与正面的对准精度；高深宽比的TSV刻蚀和填充需要全新的工艺能力；热管理方案也需要重新设计。但这些挑战都有明确的解决路径，行业预计在2026-2030年间逐步克服。
各家的量产时间表略有差异：英特尔最激进，2025年就在18A制程首次应用PowerVia技术。 根据英特尔在VLSI研讨会上的披露，PowerVia通过背面通孔将电力直接输送至晶体管背面，测试显示可将电压降（IR drop）降低超过30%，同时释放正面布线空间。台积电的计划落在2026年下半年，在A16节点引入Super Power Rail（SPR）背面电源轨技术。A16是1.6纳米级工艺，被视为2nm到1.4nm之间的过渡节点。台积电宣称，采用背面供电后，在一款2nm移动处理器设计中，与正面供电相比，电压降降低了122毫伏，带来22%的面积节省，同时提升性能和能效。三星则选择了更保守的策略，SF2Z背面供电节点将在2027年量产。根据三星在代工论坛上的披露，SF2Z不仅提高了PPA综合参数，还显著降低了电路压降，专为HPC和AI芯片设计。三星的2nm工艺家族时间表是：2025年先出SF2移动版，2026年出SF2P改进版，2027年才是带背面供电的SF2Z。
存储升级：带宽200倍增长背后的技术路线分歧
嵌入式存储的演进，可能是整张路线图中最容易被忽视、却对芯片性能影响最深的部分。从路线图来看，存储密度将从2026年的40 Mb/mm²增长到2041年的300 Mb/mm²（7.5倍），带宽更将从0.01 TBps/mm²跃升至2 TBps/mm²（200倍）。这个数字背后，是整个存储架构的重新设计。
过去几年，SRAM的微缩遇到了严重瓶颈。台积电N3B工艺的HD SRAM位单元尺寸为0.0199µm²，与N5的0.021µm²相比仅缩小约5%；N3E更是退步到0.021µm²，与N5基本持平。这意味着，在3nm节点，SRAM几乎停止了缩小。
问题的根源在于：SRAM单元需要保持稳定性和高良率，当晶体管尺寸缩小到一定程度，工艺变异性开始主导，导致读写错误率上升。行业一度悲观地认为，SRAM微缩已经走到尽头。
转机出现在N2节点。台积电宣布，其N2工艺的HD SRAM位单元尺寸缩小至0.0175µm²，实现了38 Mb/mm²的密度，较N3/N5有显著提升。关键推动力是GAA纳米片晶体管的引入，全栅结构改善了静电控制，有助于减少泄漏，从而在更小尺寸下维持SRAM的可靠性。相比之下，英特尔的18A制程SRAM密度约31.8 Mb/mm²（0.021µm²位单元），更接近台积电的N3而非N2。这一差距可能影响英特尔在高性能处理器市场的竞争力，因为现代CPU和GPU对缓存的依赖程度越来越高。
当SRAM微缩遭遇瓶颈，新型嵌入式存储技术开始加速走向量产舞台。
eMRAM（嵌入式磁阻存储器）是目前最成熟的选择。GlobalFoundries已在22nm FDSOI平台实现eMRAM量产，主要面向汽车和物联网应用。与eFlash相比，eMRAM写入速度提升1000倍，功耗降低400倍，且不需要额外的擦除周期。台积电也在积极布局，32Mb MRAM采用22nm ULL逻辑平台，读写速度10ns，可承受100万次循环写入。
ePCM（嵌入式相变存储器）是意法半导体的主攻方向。2024年，意法宣布18nm FD-SOI ePCM MCU开始向客户出样片，用于突破MCU的20nm制程壁垒。ePCM的优势在于其结构几乎不受下层CMOS影响，可以更灵活地与先进逻辑工艺集成。
eRRAM（嵌入式阻变存储器）则是英飞凌与台积电合作的重点，双方正在开发28nm eRRAM，主要面向汽车MCU市场。
这三种技术路线各有权衡：eMRAM速度最快、耐用性最好，但制造成本较高；ePCM密度最高，但写入功耗较高；eRRAM与标准CMOS工艺兼容性最好，但耐久性和保持性仍有提升空间。未来的嵌入式存储不会是“一刀切”的格局，不同应用场景会催生不同的技术组合。
2033年（A7节点）：芯片架构持续进化
CFET：晶体管架构的终极形态
从2033年开始，路线图进入真正的深水区——CFET（Complementary FET，互补场效应晶体管）正式登场。理解CFET，需要先理解它的前辈们。
FinFET从2011年开始统治芯片行业，英特尔在2011年率先实现22nm FinFET的量产商业化，三栅极结构改善了对沟道的静电控制，支撑了从22nm到3nm的整个时代。但当鳍片宽度缩小到几个原子直径，漏电流和变异性问题再次浮现。
GAA纳米片是FinFET的自然接班人。从2025年的N2节点开始，台积电、三星、英特尔都将采用全栅纳米片结构。晶体管沟道不再是“鱼鳍”，而是被栅极完全包裹的薄片，静电控制更优，可以在更小尺寸下保持低泄漏。台积电的N2、三星的SF2、英特尔的18A都基于GAA纳米片。
CFET则更进一步：把n型（NMOS）和p型（PMOS）晶体管上下堆叠，共享源漏区域。这意味着在相同的硅面积上，可以放置近两倍的晶体管。
imec的演示显示，CFET架构的CMOS逻辑电路晶体管密度预计可提高到纳米片FET的1.6至1.8倍。这个数字的意义在于：它不是在既有架构上的修修补补，而是真正的面积密度革命。
三大厂商的CFET竞赛已经提前开始。英特尔展示了在PMOS上堆叠NMOS的独特方案，结合背面供电和背面接触，以最大化面积和电源效率。其NMOS/PMOS垂直堆叠纳米片晶体管的良率超过90%，实现了高通态电流和低泄漏，开关电流比超过六个数量级。
台积电则宣布，其48nm CPP（接触多晶间距）已达标，这是CFET商业化的关键门槛。通过在NMOS/PMOS之间引入垂直隔离，以及在栅极和源/漏之间引入适当的内部间隔物，台积电的垂直堆叠结构良率超过90%，展现出健康的器件特性。
三星的CFET路线图相对低调，但考虑到其在GAA技术上的激进历史（三星在3nm制程率先导入GAA架构），不排除提前布局的可能。
CFET的制造挑战不容低估。高深宽比结构带来了图案化、沉积、外延生长等一系列难题；正面工艺和背面工艺的精确对准是另一个关键挑战；还需要特殊的high-k/metal栅极工艺来适应超高的堆叠结构。正如台积电所承认的，“CFET架构的重大挑战可能会导致工艺复杂性和成本增加”。但行业别无选择。imec明确表示，“仅使用纳米片来缩放CMOS器件是非常困难的，借助CFET，我们可以认真地继续器件扩展”。
CMOS 2.0：真正的3D芯片时代
CMOS 2.0和CMOS 1.0对比
如果说CFET解决的是晶体管层面的问题，那CMOS 2.0解决的是系统层面的问题。CMOS 2.0是imec在2024年提出的概念框架，核心思路是：不再把逻辑芯片和存储芯片视为一体，而是在晶圆层面做3D堆叠，让它们“长在一起”。
CMOS2.0 与传统的 CMOS 平台具有相同的外观
这个概念的意义远超技术本身。当前主流的Chiplet（芯粒）架构已经允许不同功能的芯片通过先进封装集成在一起，但“封装”始终意味着物理上是分开的。CMOS 2.0要实现的，是真正的单片3D集成——在同一个硅片上，通过混合键合垂直堆叠不同功能的层。
芯片到晶圆的混合键合间距可达1μm，晶圆到晶圆的混合键合间距可达 0.5μm（500nm）。
晶圆对晶圆混合键合是CMOS 2.0的核心使能技术。其工艺流程是：在室温下对准并键合两个经过加工的晶圆，通过退火形成永久性的铜-铜键合和介质键合。imec在2025年VLSI研讨会上宣布，已成功实现250纳米间距的晶圆对晶圆混合键合，菊花链测试中取得了优异的电性能良率。在此之前，imec通过引入键合前光刻校正技术，解决了非均匀键合波导致的晶圆变形问题，实现了300纳米间距连接，95%的芯片对准误差控制在25纳米以内。
背面穿介质通孔（TDV）是另一个关键突破。imec展示了背面120纳米间距的TDV，底部直径仅20纳米，通过浅沟槽隔离中的通孔优先方法制造。极致的晶圆减薄工艺保持了低深宽比，而高阶光刻校确保了TDV与55纳米背面金属层之间15纳米的对准余量。
CMOS 2.0的演进路径是清晰的：
- 2033年（A7节点）：3D堆叠起步，采用5.5T/4.5T的组合堆叠方案
- 2036-2038年（A5/A3节点）：演进到4.5T/4.5T对称堆叠
- 2041年（A2节点）：达到3.5T/3.5T高密度堆叠
每个缓存层可以使用最适合其功能的晶体管类型和工艺节点制造。例如，SRAM可以使用较成熟的节点生产，因为SRAM微缩正在放缓，将其转移至3D堆叠结构不仅可降低成本，还可能实现更大容量的缓存。
2036-2041年：从“堆叠”到“原子级”制造
2D材料：原子级制造的曙光
imec的路线图显示，2D材料将在A2节点首次引入，届时CFET的纳米片沟道材料将从硅换成二维材料。二维材料（如二硫化钼MoS₂、黑磷等）的厚度只有一个或几个原子，却具有优异的电子迁移率和良好的静电控制能力。当硅基晶体管继续微缩到物理极限，2D材料可能成为延续摩尔定律的新材料。
这将带来几个关键优势：原子级别的厚度意味着极低的泄漏电流；2D材料的高迁移率可以提升晶体管速度；静电控制能力的提升允许进一步微缩。但2D材料走向量产面临巨大挑战：材料生长的一致性、接触电阻、层间对准、兼容CMOS工艺等都是难题。行业预计，2D材料的大规模应用可能要到2030年代后期。
Hyper NA EUV：光刻的下一站
路线图显示，0.75NA EUV（Hyper NA）将在2038年后引入，对应金属间距12-16纳米。这可能是EUV光刻技术的终极形态。更高的数值孔径意味着更短的等效波长，理论上可以支撑更精细的图案化。但Hyper NA EUV的研发难度和成本都将远超当前所有EUV系统。
ASML已经启动了Hyper NA EUV的研发计划，预计在2030年代中期推出。但在此之前，行业还需要解决High NA EUV的大规模部署问题。从0.33NA到0.55NA再到0.75NA，每一次升级都需要整个生态系统的跟进：光刻胶材料、掩模制造、OPC算法、检测设备等都必须同步进化。
在极限前夜，押注未来
看完这张路线图，最深的感受可能是：半导体行业正在集体押注一场豪赌。
从2026年到2041年，十五年时间，七个工艺节点，晶体管密度再提升数倍。这不是自然演进的结果，而是整个行业在物理极限逼近时的一致选择。CFET、CMOS 2.0、2D材料、Hyper NA EUV，这些技术路线每一个都充满未知和挑战。但行业别无选择：当算力需求每年增长数倍，当晶体管微缩的边际收益逐渐递减，唯有通过架构创新才能继续提升性能。
这是一场关于未来的赌注。十五年后，当我们回望今天这张路线图，或许会像今天回望2015年的7nm一样，惊讶于当时的“激进”预测如今已成现实。