Vivado 是 AMD/Xilinx 的 FPGA 开发套件，用来把 HDL 设计综合、布局布线并生成 bitstream，供 FPGA（可编程逻辑芯片）下载运行。AMD 收购 Xilinx 后，宣布从 2026.1 起把 Linux 上原本可免费使用的一部分 Vivado 许可改为付费权益，而 Windows 侧仍保留免费层，这让许多长期依赖 Linux 的开发者感到被区别对待。争论之所以激烈，是因为 FPGA 行业本来就依赖昂贵芯片、专有 IP core 和厂商工具链，免费版既承担教育和入门作用，也被很多团队当作生产流程的一部分。评论还提到，Yosys（开源综合工具）、nextpnr（开源布局布线工具）和 Icestorm（Lattice 低端 FPGA 的开源工具链）虽然在进步，但在高端器件和 QoR 上仍难以完全替代原厂工具。
很多评论把这次改动看成把 FPGA 工具从随硬件附送变成按 seat 收租。Vivado 是用 AMD/Xilinx 芯片时几乎绕不过去的工具，收费会直接抬高原型、教育和小批量项目的门槛。有人强调，免费版本来就承担着把学生和爱好者带进生态的作用，一旦把 Linux 上的入口收紧，未来采购方也更可能转投别家。还有人把这类做法类比成 80、90 年代的 proprietary compiler，认为在 2026 年继续这么做非常倒退。
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另一派认为这不是 bait-and-switch，因为 Vivado 从来就不是 open source，免费版只是限制较多的 commercial tier。FPGA 主要卖给有预算的硬件公司，软件 license 相比芯片、IP core 和工程成本只是很小一部分。按这个逻辑，继续维护 Linux 免费版未必能带来足够转化，反而会让公司承担更多成本。也有人直白地说，免费版用户如果不愿付费，AMD 没义务继续补贴。
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围绕 Linux 的争论最激烈：一边说 Linux 用户更会写 bug report，也常在嵌入式、金融和工业场景里占大头；另一边则拿游戏和桌面软件的支持工单举例，称 Linux 用户往往占比小但工单多。有人指出，AMD 可能只是看到了商业 Linux 用户愿意签合同，而不是在针对所有 Linux 用户。也有人反驳说，FPGA 开发通常只要支持少数发行版，比如 RHEL 和 Ubuntu，并不存在想象中那么夸张的碎片化成本。讨论的核心不是 Linux 是否小众，而是 AMD 眼里哪类 Linux 用户更值得服务。
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不少人把问题根源指向 Vivado/Vitis 和整条 FPGA 工具链本身：臃肿、慢、易坏，还经常出现 license 或升级后崩溃的问题。TCL 自动化被反复提到，几乎成了这些工具还能勉强可用的原因。有人认为如果收费能换来更好的软件，或许有道理，但现有评论对这一点普遍持怀疑态度。也有人回忆起学生时代被这些工具劝退，觉得糟糕的开发体验本身就在赶走潜在用户。
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讨论中也有人直接转向替代方案，例如 Yosys（开源综合工具）、nextpnr（开源布局布线工具）、Icestorm（Lattice 低端 FPGA 的开源工具链）以及 QuickLogic、zeroasic 这类更开放的项目。共识是这些方案对部分器件已经可用，但在高性能器件、时序、路由和 QoR 上仍明显落后原厂工具。评论里还提到 bitstream 格式逆向和 timing 调优才是最难的部分，所以有开源工具并不等于能替代主流厂商全栈。换句话说，生态在变，但离全面替代还很远。
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很多人把这事看成 AMD 又一次错失口碑机会，尤其是它过去靠 Linux 支持和相对开放的工具链赢得了不少人。评论把它拿来类比 CUDA 的生态策略：本来应该用免费软件扩大硬件采用率，结果却先抬高门槛，像是在打造更封闭的锁定式平台。也有人担心这会外溢到 GPU 采购决策上，因为客户会把这类动作看成长期不可靠的信号。少数评论甚至上升到管理层只看表格的吐槽，但核心还是对 AMD 长期品牌信任的消耗。
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还有一条很现实的讨论是版本锁定：FPGA 的 QoR 会随着版本变化明显波动，所以很多项目会长期卡在某个旧版本。有人提到 2019、2022.1 甚至 ISE 仍在生产环境中使用，说明升级并不是所有团队都想做的事。若新版本开始要求重新注册或把旧版支持逐步收紧，就会让现有项目更难迁移。对 FPGA 团队来说，稳定性和可重复性往往比新功能更重要。
Vivado: AMD/Xilinx 的 FPGA 开发套件，用来做综合、布局布线并生成 bitstream。
FPGA: 可编程逻辑芯片，适合原型、定制硬件和小批量产品。
bitstream: 下载到 FPGA 里的配置文件，决定芯片逻辑如何连接与运行。
TCL: Vivado 里常用的脚本语言，用来自动化构建、约束和调试流程。
QoR: Quality of Results，表示综合/布局布线后的时序、面积和性能结果。
Yosys: 开源 FPGA/ASIC 综合工具，常与 nextpnr 等开源工具链搭配使用。
IP core: 可复用的硬件模块，常作为 FPGA 厂商付费生态的一部分。
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