Introduction
Verilator 是一个 verilog/systemverilog 的仿真器，但是它不能直接代替 vivado xsim 这些事件驱动的仿真器。Verilator 是一个基于周期的仿真器，这意味着它不会评估单个周期内的时间，也不会模拟精确的电路时序。相反，通常每个时钟周期评估一次电路状态，因此无法观察到任何时钟周期内毛刺，并且不支持定时信号延迟。
由于 Verilator 是基于周期的，它不能用于时序仿真、反向注释网表、异步（无时钟）逻辑，或者一般来说任何涉及时间概念的信号变化 - 每当评估电路时，所有输出都会立即切换。
然而，由于时钟边沿之间的一切都被忽略了，Verilator 的模拟运行速度非常快，非常适合模拟具有一个或多个时钟的同步数字逻辑电路的功能，或者用于从 Verilog/SystemVerilog 代码创建软件模型以用于软件开发。
由于 Verilator 是基于周期的仿真器，因此对于 systemVerilog 并非完全支持（我们一般也用不到），同时对于 verilog/systemverilog 的检查很严格，同时 Verilator 不支持一些不可综合的代码(例如 $display(), $finish(), $fatal(), 一些版本的 $assert() 或者其他)。
使用 Verilator 来仿真时需要 HDL 作为源代码和 C++ 作为测试代码来共同完成，使用 Verilator 来仿真是非常快速的。
在这里我们写了一个简单的 alu 程序来说明 Verilator 的使用:
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在使用 C++ 编写测试用例之前，我们需要首先将 sv 代码编译成 C++ 代码：
cc 参数告诉 Verilator 将源代码转化成 C++ 代码，在编译之后生成了一个 obj_dir 文件夹，其中 mk 文件用于使用 Make 构建仿真的可执行程序，.h 和 .cpp 文件包含我们源代码实现的信息。
接下来我们使用 C++ 写一个测试文件用于测试我们的 ALU：
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关于测试文件的作用已经作为注释写在了代码中，接下来我们将编译我们的测试文件并进行仿真，此时需要运行 Verilator 并重新生成包含测试用例的 .mk 文件：
1 $ verilator -Wall --trace -cc alu.sv --exe tb_alu.cpp
-Wall 表示开启 C++ 所有警告--trace 表示开启波形跟踪
随后我们进行编译:
1 $ make -C obj_dir -f Valu.mk Valu
在编译之后，我们执行 obj_dir/Valu 进行仿真，此时会生成波形图 waveform.vcd，我们只需要执行 gtkwave waveform.vcd 即可查看波形图。
Basics of Systemverilog verification using C++
Randomized initial values
Verilator 是一个两阶段的仿真器，这意味着它仅仅支持逻辑信号 0 和 1，不支持逻辑信号 X，对 Z 信号也仅仅是有限的支持。因此 Verilator 初始化所有的信号为 0。幸运的是，我们可以改变这种行为通过命令行参数，我们可以要求 Verilator 初始化所有的值为 1 或者其他随机数，这将帮助我们检查我们重置信号是否工作了。
为了帮助我们的测试用例初始化为随机数，我们需要调用 Verilated::commandArgs(argc, argv); 在创建 DUT 对象前。
1 2 3 4 int main (int argc, char ** argv, char ** env) Verilated::commandArgs(argc, argv); Valu *dut = new Valu; <...>
之后我们还需要添加我们的编译选项 --x-assign unique 和 --x-initial unique，结果如下：
1 verilator -Wall --trace --x-assign unique --x-initial unique -cc $(MODULE).sv --exe tb_$(MODULE).cpp
最终，我们需要通过添加 +verilator+rand+reset+2 在执行我们的仿真可执行文件时：
1 @./obj_dir/V$(MODULE) +verilator+rand+reset+2
DUT Reset
在我们的测试用例中，我们可以添加：
1 2 3 4 5 6 7 8 dut->rst = 0 ; if (sim_time > 1 && sim_time < 5 ){ dut->rst = 1 ; dut->a_in = 0 ; dut->b_in = 0 ; dut->op_in = 0 ; dut->in_valid = 0 ; }
来进行信号的重新设置。
Basic Verification
在我们的测试程序中，我们可以使用 Verilated::gotFinished() 来停止仿真（相当于 $finish()）。
Verilator Examples
我们首先看一个测试用例的例子：
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 #include <stdlib.h> #include "Vmodule.h" #include "verilated.h" int main (int argc, char **argv) Verilated::commandArgs(argc, argv); Vmodule *tb = new Vmodule; while (!Verilated::gotFinish()) { tb->i_clk = 1 ; tb->eval(); tb->i_clk = 0 ; tb->eval(); } exit (EXIT_SUCCESS); }
在这个测试中，当我们将 i_clk 从 0 变为 1 的时候将会造成所有 @(posedge i_clk) 的逻辑块运行。因此我们测试的作用就是在一个循环中不断修改时钟并进行执行。仿真结束当 verilog 执行了 $finished() 或者使用 Ctrl-C 来终止进程。
现在我们尝试根据这个功能使用一个 TESRBENCH 类来包裹所需的功能:
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我们的 TESTBENCH 类提供两个方法: tick() 和 reset() ，并且我们希望在任何时刻检查是否 Verilator 的状态为 $finished。
主程序的修改如下：
1 2 3 4 5 6 7 8 9 10 #include "testbench.h" int main (int argc, char **argv) Verilated::commandArgs(argc, argv); TESTBENCH<Vmodule> *tb = new TESTBENCH<Vmodule>(); while (!tb->done()) { tb->tick(); } exit (EXIT_SUCCESS); }
在测试的时候我们也可以 printf() 一些关键的信号帮助我们调试：
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 class MODULE_TB :public TESTBENCH<Vmodule> { virtual void tick (void ) TESTBENCH<Vmodule>::tick(); printf ("%8ld: %s %s ...\n" , m_tickcount, (m_core->v__DOT__wb_cyc)?"CYC" :" " , (m_core->v__DOT__wb_stb)?"STB" :" " , ... ); } }
除此之外我们也可以添加一些信号的判断来帮助我们决定是否进行输出一些信息：
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如果我们想去使用 gtkwave 来生成波形的话，我们需要在 TESTBENCH 在执行时不断生成波形:
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References
