面對 AI 晶片需求爆炸性成長，台積電（TSMC, 2330）正同步推進多條次世代封裝技術路線，不僅首度公開玻璃基板三方驗證成果，更積極佈局面板級封裝（PLP）生態，與三星（Samsung）、英特爾（Intel）的封裝技術主導權之爭正式開打。

（梳理「光進銅退」敘事：英特爾 EMIB 在 AI 光學互連技術上跑贏台積電了嗎？）

什麼是面板級封裝 PLP？從台積電 CoWoS 到 CoPoS

隨著 AI 晶片封裝尺寸持續擴大，現有先進封裝技術正逼近極限。台積電透露，下一代先進封裝競爭正從 CoWoS 逐步轉移至 CoPoS（Chip-on-Panel-on-Substrate）戰場，並已著手建構完整的供應鏈生態系。

CoPoS 作為台積電推出的下一代面板級封裝（Panel-Level Packaging，PLP）技術，其原理是將晶圓切割後的晶片，改在方形面板上進行封裝，取代傳統的圓形晶圓封裝（WLP）。由於方形面板幾乎不存在邊角廢料，相同面積下可生產的晶片數量，比主流 300mm 圓形晶圓多出 5 至 6 倍，對提升 AI 晶片產能具有顯著優勢。

韓媒 Etnews 對此報導指出，台積電正在就材料、零組件與設備供應鏈進行投資協商，最快 2027 年開始量產 PLP。

台積電、Ibiden、群創三方合作，揭「玻璃基板解方」良率數據

同時，台積電也攜手日本 ABF 基板龍頭 Ibiden 與台灣面板廠群創（Innolux），啟動「CoWoS 玻璃基板導入」三方驗證計畫，目標針對大尺寸 AI 晶片封裝在翹曲控制、熱管理、訊號傳輸及電源完整性等面向的挑戰提出解方。

這也是台積電首度公開玻璃基板聯合驗證成果，據悉與傳統有機基板相比，玻璃基板在多項關鍵指標均有顯著提升：

• 封裝翹曲（COP）改善 16%
• 熱膨脹係數（CTE）降低 19%
• 彈性模量與結構剛性提升 31%
• 電阻值降低 27%、電感值降低 42%

測試樣品採用 0.8mm 玻璃核心基板，搭配 5x Reticle CoW 封裝規格，整體封裝尺寸達 85×110mm，已達大尺寸 AI GPU 封裝等級，且驗證過程中未出現嚴重翹曲或分層剝離等良率殺手，顯示技術成熟度已取得實質進展。

台積電強調，玻璃基板已正式進入產業驗證階段，但大規模量產仍需進一步研究，距離商業化尚需時日。

玻璃基板為何關鍵？TGV 技術仍是量產三大門檻

玻璃基板之所以備受矚目，在於其低翹曲、低熱膨脹、高剛性及優異的訊號與電源傳輸特性，被視為「後 CoWoS 時代」的核心材料。尤其隨著輝達 GB200、GB300 乃至下一代 Rubin 平台封裝尺寸持續擴大，基板平整度與翹曲控制的重要性直線上升。

然而，玻璃基板量產的最大技術瓶頸並非玻璃材料本身，而是玻璃通孔（Through Glass Via, TGV）技術。由於玻璃天生為絕緣體，需在其上形成數以萬計的導電通孔，以建立訊號與電源的垂直傳輸路徑；加上玻璃兼具高硬度與高脆性，加工過程中容易產生微裂縫，影響可靠性與良率。

因此，通孔成形精度、銅填充品質，以及長期熱可靠性，被業界公認為玻璃基板邁向量產的三大核心關卡。

三星、英特爾不缺席，PLP 時程仍存變數

Etnews 接著指出，在 PLP 技術競賽中，三星電子目前仍居領先地位。該公司早在 2019 年便開展 PLP 業務，並已將其應用於行動應用處理器（AP）與電源管理晶片（PMIC），目前正探索將 PLP 擴大應用至 AI 晶片及高效能運算（HPC）領域，預計於 2025 年建置玻璃基板試產線，並與日本住友化學集團成立合資公司，加速供應鏈布局。

英特爾則是全球最早投入玻璃基板研究的廠商，其位於亞利桑那州的試產線正逐步邁向商業化，目標藉由玻璃基板結合超大尺寸 Chiplet 封裝，爭奪 AI GPU 與 ASIC 客戶訂單。

然而業界人士指出，台積電在先進封裝領域採取多線並進策略，且公司曾於法說會上揭露，面板級封裝技術預計最快 2027 年完成研發，2028 年方可問世，且將以 OSAT 合作夥伴為主導。因此，韓媒所稱台積電將在 2027 至 2028 年間量產 PLP 的說法，仍待時間驗證。